硬件描述语言与数字逻辑电路设计VHDL：第7章 基本逻辑电路设计

1、基本逻辑电路设计第7章VHDL71第7章 基本逻辑电路设计 前面几章中，对VHDL语言的语句、语法及利用VHDL语言设计逻辑电路的基本方法作了详细介绍。 本章介绍基本逻辑电路的设计和VHDL语言描述基本逻辑电路的方法。VHDL7271 组合逻辑电路设计什么是组合逻辑电路？组合逻辑电路,可以有干若个输入变量和若干个输出变量。每个输出变量是其输入的逻辑函数，其每个时刻的输出变量的状态仅与当时的输入变量的状态有关，与本输出的原来状态及输入的原状态无关，也就是输入状态的变化立即反映出输出状态的变化。VHDL7371 组合逻辑电路设计组合逻辑电路模型:Yi=Fi(X1,X2,X3,Xn) i=1,2,3

2、,mVHDL7471 组合逻辑电路设计组合逻辑电路主要包括：简单门电路、选择电路、译码器、三态门。描述方式：功能描述或寄存器一一对应描述。主要是第一种。VHDL757.1.1 简单门电路简单门电路包括：2输入与非门、或非门等。见课本P134VHDL76例7-1LIBRARY IEEE;USE IEEE.STD_LOGIE_1164.ALL；ENTITY nand2 ISPORT(a,b:IN STD_LOGIC; y:0UT STD_LOGIC); END nand2;ARCHITECTURE nand2_l OF nand2 ISBEGEN ya NAND b；END nand2_l； VH

3、DL77例7-2LIBRARY IEEE;USE IEEE.STD_LOGIE_1164.ALL；ENTITY nand2 ISPORT(a,b:IN STD_LOGIC; y:0UT STD_LOGIC); END nand2;ARCHITECTURE nand2_2 OF nand2 ISBEGEN t1: PROCESS(a,b) VARIABLE comb:STD_LOGIC_VECTOR (1 DOWNT 0); BEGEN comb:=a&b; CASE comb IS WHEN”00”y1; WHEN”01”y1; WHEN”10”y1; WHEN”11”y0； WHEN OTH

4、ERSyX END CASE; END PROCESS t1; END nand 2_2;VHDL78 从上面两个例子可以看出，例7-1的描述更简洁，更接近于2输入“与非”门的行为描述，因此也更易于阅读。例7-2的描述是以2输入“与非”门的真值表为依据来编写的，它罗列了2输入“与非”门的每种输入状态及其对应的输出结果。VHDL79 集电极开路的2输入“与非”门和一般2输入的“与非”门在VHDL语言的描述上没有什么差异，所不同的只是从不同元件库中提取相应的电路而已。例如：LIBRARY STD；USE STDSTD_LOGICALL；USE STDSTD_ttlALL；ENTITY nand2

5、ISEND nand2；LIBRARY STD；USE STDSTD_LOGICALLUSE STDSTD _ttlocALL；ENTITY nand2 ISEND nand2；VHDL710例7-3LIBRARY IEEE;USE IEEE.STD_LOGIE_1164.ALL；ENTITY nand2 ISPORT(a,b:IN STD_LOGIC; y:0UT STD_LOGIC); END nor2;ARCHITECTURE nor2 _l OF nor2 2 ISBEGEN ya NOR b；END nor2_l； VHDL711例7-4LIBRARY IEEE;USE IEEE.S

6、TD_LOGIE_1164.ALL；ENTITY nor2 ISPORT(a,b:IN STD_LOGIC; y:0UT STD_LOGIC); END nor2;ARCHITECTURE nor2_2 OF nor2 ISBEGEN t2: PROCESS(a,b) VARIABLE comb:STD_LOGIC_VECTOR (1 DOWNT 0); BEGEN comb:=a&b; CASE comb IS WHEN”00”y1; WHEN”01”y0; WHEN”10”y0; WHEN”11”y0； WHEN OTHERSyX END CASE; END PROCESS t2; END

7、 nor 2_2;VHDL712例7-5LIBRARY IEEE;USE IEEE.STD_LOGIE_1164.ALL；ENTITY inverter ISPORT(a,:IN STD_LOGIC; y:0UT STD_LOGIC); END inverter;ARCHITECTURE inverter_l OF inverter ISBEGEN y NOT a；END inverter_l； VHDL713例7-6LIBRARY IEEE;USE IEEE.STD_LOGIE_1164.ALL；ENTITY inverter ISPORT(a,b:IN STD_LOGIC; y:0UT S

8、TD_LOGIC); END inverter;ARCHITECTURE inverter_2 OF inverter ISBEGEN t3: PROCESS(a) BEGEN IF(a1)THEN y=0 ELSE y=1 END PROCESS; END inverter_2;VHDL714VHDL715VHDL716VHDL717VHDL718VHDL719VHDL7207.1.2 编、译码器和选择器包括：3_8译码器、优先级编码器和四选一选择器VHDL7213_8译码器VHDL722VHDL723VHDL724优先级编码器VHDL725优先级编码器VHDL726 优先级编码器常用于中断

9、的优先级控制，例如，74L5148是一个8输入，3值二进制码输出的优先级编码器。当其某一个输入有效时，就可以输出一个对应的3位二进制编码。另外，当同时有几个输入有效时,将输出优先级最高的那个输入所对应的二进制编码。VHDL727VHDL728VHDL729四选一选择器VHDL730四选一选择器VHDL731VHDL732VHDL733 加法器 加法器有全加器和半加器之分，全加器可以用两个半加器构成，因此下面先以半加器为例加以说明。VHDL734VHDL735全加器真值表VHDL736用两个半加器可以构成一个全加器，全加器的电路如图所示VHDL737VHDL738求补器 该电路较复杂如果像半加器

10、那样，对每个门进行描述和连接是可以做到的，但是那样做就大繁锁了。这里采用RTL描述就显得更加简洁、清楚。VHDL739例7-16LIBRARY IEEE;USE IEEE.STD_LOGIE_1164.ALL；ENTITY hosuu ISPORT(a:IN STD_LOGIC_ VLCTOR (7 DOWNTO 0); b:OUT STD_LOGIC_ VLCTOR (7 DOWNTO 0); END hosuu;ARCHITECTURE rtl OF hosuu ISBEGEN bNOT a + 1;END rtl;VHDL740三态门电路VHDL741VHDL742VHDL743单向总线

11、缓冲器 在微型计算机的总线驱动中经常要用单向总线缓冲器来驱动地址总线和控制总线。一个8位的单向总线缓冲器如图所示。8位的单向总线缓冲器由8个三态门组成，具有8个输入和8个输出端。所有三态门的控制端连在一起，由一个控制输入端en控制。VHDL744VHDL745VHDL746双向总线缓冲器双向总线缓冲器用于对数据总线的驱动和缓冲。 双向总线缓冲器的电路图如图所示。双向缓冲器有两个数据输入输出端：a和b；一个方向控制端dr和一个选通端en。当en1时 双向总线缓冲器未被选通，a和b都呈现高阻；en0时 双向总线缓冲器被选通，如果dr0，那么a=b；如果dr1，那么b=a。 例7-23 （源程序不能

12、很好实现） VHDL747VHDL748VHDL749VHDL75072 时序逻辑电路设计时序逻辑电路概念：如果电路在某一时刻的输出状态不仅取决于电路在这一时刻的输入状态，而且与电路过去的状态有关，也就是说电路具有了记忆功能，这种电路就叫作时序逻辑电路。VHDL75172 时序逻辑电路设计 时序逻辑电路中能够完成记忆功能的电路叫做触发器，它是最重要、最基本的时序单元电路，所以首先介绍常用触发器的逻辑功能、电路结构、工作原理、特性及其描述方法。触发器和组合电路可以组成多种时序逻辑单元电路，如计数器、移位寄存器、随机存储器等。VHDL75272 时序逻辑电路设计 时序逻辑电路由哪几部分组成？它和组

13、合电路的区别是什么？ 组合逻辑电路由门电路构成；时序逻辑电路由组合电路和存储电路(触发器)两部分组成。 组合逻辑电路在任一时刻的输出信号仅与当时的输入信号有关；而时序逻辑电路还与电路原来的状态有关。 VHDL753典型的时序逻辑电路串行加法器101101011110011100111010一位全加器D触发器CPQCICO1DC1BSAVHDL754 输出方程： 状态方程：Qn+1=F3 ( Z, Qn ) 驱动方程:Z=F2 ( X, Qn )时序电路的模型Y=F1 ( X, Qn )Z组合电路触发器CPXYQ输入信号输出信号状态信号驱动信号VHDL755时序逻辑电路的分类按控制时序状态的脉冲

14、源来分：同步时序电路：异步时序电路：所有触发器由同一时钟脉冲源控制没有统一的时钟脉冲Q0FF0Q1CPFF2Q2FF11DC11DC11DC1“1”Q0FF0Q1CPFF2Q2FF11DC11DC11DC1VHDL756时序逻辑电路的分类（续）按输出Y与现态Qn及输入X 的关系分：穆尔型（Moore）：输出只和现态有关，与输入无关。米纳型（Mealy）：输出不仅和现态有关，还和输入有关。Z组合电路触发器CPXYQZ组合电路触发器CPYQVHDL7577.2.1 时钟信号与复位信号时钟信号：时序电路都以时钟信号为驱动信号，时序电路只是在时钟信号的边沿到来时，其状态才发生改变，因此时序电路通常以时

15、钟进程形式来描述时序电路的执行条件。VHDL7587.2.1 时钟信号与复位信号时钟边沿的描述信号：上升沿if clk =1 and clklast_value =0 and clkevent then下降沿if clk =0 and clklast_value =1 and clkevent thenVHDL7597.2.1 时钟信号与复位信号触发器的同步与非同步复位：同步复位：当复位信号有效且给定的时钟边沿到来时，触发器才被复位。非同步复位：一旦复位信号有效，触发器就被复位。VHDL7607.2.1 时钟信号与复位信号VHDL761触发器的同步复位同步复位：首先在进程的敏感信号中只有时钟信

16、号且用if语句描述必要的复位条件。见例726 ，727 P153VHDL762触发器的同步复位VHDL763触发器的同步复位VHDL764触发器的非同步复位非同步复位又称异步复位：首先在进程的敏感信号中除时钟信号以外，还应加上复位信号；其次是用IF语句描述复位条件；最后在ELSIf段描述时钟信号边沿的条件，并加上EVENT属性。其描述方式如例7-28所示。VHDL765触发器的非同步复位VHDL7667.2.2 触发器包括： 锁存器（D锁存器和非同步复位D锁存器） JK触发器VHDL7677.2.2 触发器锁存器包括：D锁存器非同步复位D锁存器非同步复位/置位D锁存器同步复位D锁存器VHDL7

17、687.2.2 触发器1、 D锁存器VHDL7691、 D锁存器VHDL7707.2.2 触发器2、非同步复位D锁存器 非同步夏位的D钡存器和一般的D锁存器的区别是多了一个复位输入端clr。当clr0时，其q端输出被强迫置为“0”。clr又称清零输入端VHDL7712、非同步复位D锁存器VHDL7727.2.2 触发器3、非同步复位/置位D锁存器 非同步复位/置位D锁存器的电路符号如图7-19所示，clr和pset位为复位、置位端。当clr0时复位，使q0；当pset0时置位，使q1。VHDL7733、非同步复位/置位D锁存器VHDL7747.2.2 触发器4、同步复位D锁存器VHDL7754

18、、同步复位D锁存器VHDL7767.2.2 触发器JK触发器VHDL777JK触发器VHDL778JK触发器VHDL779JK触发器VHDL7807.2.3 寄存器1、串行输入、串行输出移位寄存器VHDL7811、串行输入、串行输出移位寄存器VHDL7821、串行输入、串行输出移位寄存器VHDL783 dfo_2=dfo_1; dfo_3=dfo_2; dfo_4=dfo_3; dfo_5=dfo_4; dfo_6=dfo_5; dfo_7=dfo_6; dfo_8=dfo_7; end if; b=dfo_8; end process;end rtl 注意变量赋值与信号代入的区别。信号代入语

19、句即使执行了，其值在当时也没被代入，直到进程结束，代入过程才发生。所以这样描述是正确的。如改为变量赋值，则不能实现移位寄存器功能VHDL7841、循环移位寄存器 8个数据输入端din(0)din(7);8位数据输出端dout(0)dout(7);移位和数据输出控制端enb;时钟信号输入端clk；移位位数控制端s(0)s(2)。当enb=1时，根据s(0)s(2)确定左移位数；当enb=0时，din直接输出到dout端。VHDL785例7-38library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;package cpac is procedure shift( din,s:in std_logic_vector; signal dout:out std_logic_vector);end cpac;package body cpac is p