数字系统设计试卷：2006年VHDL试卷B答案

1、姓名 学号 学院 专业 座位号 ( 密 封 线 内 不 答 题 )密封线线_ _ 诚信应考,考试作弊将带来严重后果！ 华南理工大学期末考试 数字系统设计 试卷注意事项：1. 考前请将密封线内各项信息填写清楚； 2. 所有答案请直接答在试卷上(或答题纸上)； 3考试形式：开（闭）卷； 4. 本试卷共 大题，满分100分，考试时间120分钟。题 号一二三四五总分得 分评卷人一 简答题 （每题答案文字量不超过200个字，共25分）在用VHDL语言描述数字电路系统时，经常会用到信号和变量，它们的区别在那里？答：信号是为了指定电路内部某一节点。 而变量通常只是为了程序运算的方便。变量并不代表实际电路的某

2、一组件值却是一条信号线的物理意义，所以会有立即结果。其赋值符号为“：=”。信号对象却是代表电路的寄存器效果。其赋值符号为“=”。VHDL语言的特点是什么？从抽象的层次而言，VHDL语句可分成几个大类？具体类别是什么？答：VHDL语言可描述一个数字电路的输入、输出以及相互间的行为与功能。其特有的层次性-由上而下的 结构式语法结构适合大型设计项目的团队合作。（2分）从抽象的层次而言，VHDL的语句分成以下4个大类：行为式、数据流、结构式和寄存器传输式（3分）简述功能仿真和时序仿真的区别。答：功能仿真：在未经布线和适配之前，使用VHDL源程序综合后的文件进行仿真。（2.5）时序仿真：将VHDL设计综

3、合后，再由FPGACPLD适配器映射于具体芯片后得到的文件进行仿真。（2.5） 从逻辑设计转换成电路实现的物理设计过程中，迭代是一类很有用的技术。其具体含义是什么？常用的迭代技术有哪几种？它们各自的优缺点是什么？答：迭代的思想是利用问题本身包含的结构特性，用简单的逻辑子网络代替复杂的组合逻辑网络，实现要求的处理功能。从而最大限度降低了逻辑网络的设计难度，简化了设计过程，提高系统的性能/价格比。（2）常用的迭代技术有时间迭代、空间迭代，也可以是两者的组合。（1）时间迭代速度慢，硬件简单。（1）空间迭代速度快，硬件复杂。（1）5参考图(a)，简述ASM图与一般程序流程图之间的主要区别。具体说明该图

4、所描述的时序功能。说明图（b）、（c）的区别。 答：ASM图相比一般程序流程图，隐含了时序关系，与硬件有很好的对应关系。（1分） 图a 时序功能如下：在S1状态中，ST赋1值，并判断输入A的值，如A为1，则把R寄存器赋0，在下一个时钟进入S3状态，如A值为0，则在下一个时钟进入S2状态，并把F+1赋值给F，在第二个时钟进入S3状态。（2分）图b中 Z在状态末置为1，直到重新赋值才改变。（1分）图c中ENABLE只在这个状态中为1，其余为0。（1分） 二、 改错题。（20分） 1、下面是要产生某电路VHDL语言部分描述，请问描述的是什么电路？为什么？如要产生一个二路选择器，如何修改？（10分）P

5、rocess (clk,a,b) （应把b去掉）Begin if clk=1 then y=a; end if;End process;答：此电路产生一个锁存器，因为进程中包含了if语句的不完整描述，并且是对电平敏感。（4分）如要产生一个二路选择器，则用以下描述（6分）Process (clk,a,b)Begin if clk=1 then y=a; else y=b; end if;End process;2、下述为四选一多路选择器的VHDL描述(文件名为mux4.vhd)。指出描述中哪个地方有错,简述其原因并改正。（10分） Use IEEE.std_logic_1164.all;Enti

6、ty mux is port ( input : in std_logic_vector (3 downto 0 ); a, b: in std_logic; y: out std_logic ;)End mux;Architecture behav of mux is signal sel :std_logic_vector(1 downto 0);Begin process(input , sel )begin if (sel=“00”) then y=input(0); elseif (sel=“01”) then y=input(1); elseif (sel=“10”) then y

7、=input(2); elsif (sel=“11”) then y=input(3); else y=Z; end if; End behav;改正： .加入LIBRARY IEEE; （1分） Use IEEE.std_logic_1164.all;Entity mux is mux改成mux4（1分） port ( input : in std_logic_vector (3 downto 0 ); a, b: in std_logic; y: out std_logic ;).“；”放在括号后面（1分）End mux; . mux改成mux4（1分）Architecture behav

8、 of mux is . mux改成mux4（1分） signal sel :std_logic_vector(1 downto 0);Begin process(input , sel )begin . sel=b & a; （2分） if (sel=“00”) then y=input(0); elseif (sel=“01”) then y=input(1);elseif改成elsif（1分） elseif (sel=“10”) then y=input(2); elseif改成elsif（1分） elsif (sel=“11”) then y=input(3); else y=Z; e

9、nd if; 加入end process; （1分） End behav;下图是交通灯电路的ASM图，并用双进程状态机描述，请在空白处填入合适语句, 使程序完整正确。（10分）Entity traffic is Port ( reset, clk: in std_logic; car,timed: in std_logic; major_green, minor_green:out std_logic）； end entity;Architecture asm of traffic is type state_type is ( G , R ); signal present_state, n

10、ext_state : state_type;Begin（5分） seq: process(reset,clk) begin if reset=1 then present_state=G; elsif clkevent and clk=1 then present_state =next_state; end if end process; com: process （present_state, car, timed) begin start_timer major_green=1;minor_green=0;if (car=1) then start_timer=1; next_stat

11、e=R;else next_state （5分） major_green=0; minor_green=1; if timed=1 then next_state=G; else next_state=R; end if; end case; end process ;End asm;四、 根据下述VHDL程序，画出对应电路的逻辑图。（15分）Library IEEE;Use IEEE.std_logic_1164.all;Use IEEE.std_logic_unsigned.all;Entity fadd8 is port ( a , b : in std_logic_vector(7 d

12、ownto 0) ; ci: in std_logic; co: out std_logic; sum: out std_logic_vector (7downto 0);End fadd8 ;Architecture stru of fadd8 is Component fadd4 port ( a , b: in std_logic_vector(3 downto 0) ; ci: in std_logic; co: out std_logic; sum: out std_logic_vector (3 downto 0) ); End component; Signal carry_ou

13、t : std_logic ;Begin U1: fadd4 port map( a( 3 downto 0), b(3 downto 0), ci, carry_out, sun(3 downto 0); U2: fadd4 port map( a( 7 downto 4), b(7 downto 4), carry_out, co, sun(7 downto 4);End stru; 答：五、设计题（25分）如下图所示，某数字系统有两条输入线分别为CONTROL和DATA。有一条输出应答线READY和8位输出总线Z。从DATA数据线上输入的是8为串行数据。串行输入数据可以从低位到高位依次输入，也可以从高位到低位依次输入。输出数据最高位到最低位必须从Z7，Z6，Z0依次并行输出。当系统准备接受新的数据时READY信号置1，并监视输入信号CONTROL。当CONTROL线在连续二个时钟周期为1时，