基于VHDL的ASK调制及解调设计实现分析

1、-. z.- . -可修编- .目录1 引言 . 11.1课题研究的背景与意义 . 11.2 课题的研究现状 . 11.3本文的构造及主要工作 . 22 ASK调制解调系统的原理 . 42.1 ASK调制原理及设计方法 . 42.2 ASK解调原理及设计方法 . 52.3 ASK信号的功率谱及带宽 . 62.4 ASK系统的抗噪声性能 . 82.4.1 包络检测时2ASK系统的误码率 . 82.4.2 相干解调时2ASK的系统误码率 . 103 ASK调制与解调的VHDL系统建模 . 123.1 软件平台介绍 . 123.2 ASK调制与解调系统的具体设计 . 153.3 基于VHDL的ASK

2、调制系统仿真与分析 . 163.4 基于VHDL的ASK解调系统仿真与分析 . 193.5 ASK调制解调联合比照 . 213.6 本章总结 . 234 基于VHDL的MASK调制系统设计与仿真 . 244.1 多进制振幅调制 . 244.2 基于VHDL的MASK调制系统实现 . 245 总结 . 26附录 . 271 ASK调制VHDL程序 . 272 ASK解调VHDL程序 . 283 MASK调制VHDL程序 . 29参考文献 . 32-. z.第I页共II页-. z.【1】【2】【3】【4】【5】【6】【7】【8】【9】1 引言1.1课题研究的背景与意义通信即传输信息，进展信息的时空

3、转移。通信系统的作用就是将信息从信源发送到一个或多个目的地。实现通信的方式和手段很多，如手势、语言、旌旗、烽火台和击鼓传令，以及现代社会的电报、播送、电视、遥控、遥测、因特网和计算机通信等，这些都是消息传递的方式和信息交流的手段。伴随着人类的文明和科学技术的开展，电信技术也是以一日千里的速度飞速开展，如今，在自然科学领域涉及通信这一术语时，一般指电通信。现代通信系统要求通信距离远、通信容量大、传输质量好。作为其关键技术之一的调制解调技术一直是人们研究的一个重要方向通过调制，不仅可以进展频谱搬移，把调制信号的频谱搬移到所希望的位置上，而且它对系统的传输有效性和传输的可靠性有着很大的影响。从模拟调

4、制到数字调制，从二进制开展到多进制调制，虽然调制方式多种多样，但都是朝着使通信系统更高速、更可靠的方向开展。一个系统的通信质量，很大程度上依赖于所采用的调制方式。因此，对调制方式的研究，将直接决定着通信系统质量的好坏。ASKAmplitudeShiftKeying作为一种简单高效便捷,易于实现的特点,在目前的通信领域中有着其独特的位置，对基于ASK的通信系统的研究与应用也是众多研究工程中的热点。在实际应用当中，大型、复杂的系统直接实验是十分昂贵的，而通信系统设计研究是一项十分复杂的技术。由于技术的复杂性，在现代通信技术中，越来越重视采用计算机仿真技术来进展系统分析和设计。利用仿真，可以大大降低

5、实验本钱。在实际通信中，很多信道都不能直接传送基带信号，必须用基带信号对载波波形的*些参量进展控制，使载波的这些参量随基带信号的变化而变化，即所谓正弦载波调制。1.2 课题的研究现状近十几年来，随着计算机，人工智能，模式识别的信号处理等技术的飞速开展。通信信号的自动调制识别技术得到长足的开展。数字调制传输在现代通信中发挥着越来越重要的作用，主要是因为数字通信有以下优点：-. z.第1 页共35页-. z.【10】【11】【12】【13】数字信号便于存储、处理、抗干扰能力强数字信号便于交换和传输可靠性高，传输过程中的过失可以设法控制数字信号易于加密且性强通用性和灵活性好。ASKAmplitude

6、ShiftKeying振幅调制作为数字调制传输的一种常用方式，具备上述所有的优点，所以ASK的应用是非常广泛的，如在基于ASK的神经网络解调器研究上与传统解调器相比,它有一些很重要的特点:第一,基于ASK的神经网络算法用于解调处理,其抗干扰性能优于传统方法;第二,基于ASK的神经网络解调器有和传统解调器相似的处理单元,但在神经网络中,这些功能被整合在多个神经元中,无需对每个处理单元和功能进展单独设计,这些处理功能都是在其学习过程中自己获得的;第三,解调系统为并行构造,所以处理速度比传统速度更快。还有开发多信道通信系统时针对ASK中频信号发生器和接收机的FPGA设计及实现的研究,研究结果说明能增

7、加系统的冗余性,提高系统的可靠性。有较为广泛的市场前景的应用于智能系统包括家庭保安系统、自动化控制系统、汽车门禁系统以及RF ID等领域的工作于超高频(UHF)的射频接收机也常使用于ASK数字调制方式。在其它应用中还有如基于ASK无线射频收发模块的安防系统，无线射频数据传送电路和 EMC 微处理器设计为一体,构成具有检测不同信号和无线数据传输的功能模块,并通过无线接收模块与网络连网,应用于家庭及单位的安防系统。1.3本文的构造及主要工作本文论述了基于VHDL及CPLD实现ASK数字调制系统的方法，其实现步骤包括：1.研究2ASK调制解调系统的原理及设计方法以及2ASK的频谱和抗噪声性能；2.根

8、据各个系统的总体功能与硬件特点，设计总体框图；3.根据VHDL语言特点，对系统进展VHDL建模；4.根据VHDL模型，进展具体VHDL语言程序设计；5.对设计的程序进展波形仿真与调试。第2 页共35页-. z.6.基于VHDL的MASK调制研究-. z.第3 页共35页-. z.式中， 为载波角频率， s(t) 为单极性 NRZ 矩形脉冲序列2 ASK调制解调系统的原理2.1 ASK调制原理及设计方法数字幅度调制又称幅度键控ASK，二进制幅度键控记作2ASK。2ASK是利用代表数字信息0或1的基带矩形脉冲去键控一个连续的载波，使载波时断时续地输出。有载波输出时表示发送1，无载波输出时表示发送0

9、。借助于第3章幅度调制的原理，2ASK信号可表示为e0s(t)cosct(2.1cs(t)ang(tnTb)2.2n其中，g(t)是持续时间为Tb、高度为1的矩形脉冲，常称为门函数，an为二进制数字-. z.-. z.an1,出现概率为 p0,出现概率为1p2.3-. z.2ASK信号的产生方法调制方法有两种，如下列图2.1所示：图a是一般的模拟幅度调制方法，不过这里的s(t)由式2.2规定；图b是一种键控方法，这里的开关电路受s(t)控制。图c给出e0(t)的波形例如。二进制幅度键控信号，由于一个信号状态始终为0，相当于处于断开状态，故又常称为通断键控信号OOK信号。-. z.第4 页共35

10、页-. z.1z(t) y(t) cost s(t) co s t s(t)(1 cos 2t)2(2.4) 1 1s(t) s(t) cos 2t图2.1 ASK信号产生方法及波形2.2 ASK解调原理及设计方法ASK信号解调的常用方法主要有两种：包络检波法和相干检测法包络检波法的原理方框图如图2.2所示:带通滤波器BPF恰好使2ASK信号完整地通过，经包络检测后，输出其包络。低通滤波器LPF的作用是滤除高频杂波，使基带信号包络通过。抽样判决器包括抽样、判决及码元形成器。定时抽样脉冲位同步信号是很窄的脉冲，通常位于每个码元的中央位置，其重复周期等于码元的宽度。不计噪声影响时，带通滤波器输出为

11、2ASK信号，即y(t)e0(t)s(t)cosct，包络检波器输出为s(t)。经抽样、判决后将码元再生，即可恢复出数字序列an。相干检测法原理方框图如图2.3所示:相干检测就是同步解调，要求接收机产生一个与发送载波同频同相的本地载波信号，称其为同步载波或相干载波。利用此载波与收到的已调信号相乘，输出为22-. z.第5 页共35页-. z.图2.2 2ASK信号的包络解调-. z.【14】【15】1P ( f ) P ( f f ) P ( f f ) 2.6 图2.3 2ASK的相干解调经低通滤波滤除第二项高频分量后，即可输出s(t)信号。低通滤波器的截止频率与基带数字信号的最高频率相等。

12、由于噪声影响及传输特性的不理想，低通滤波器输出波形有失真，经抽样判决、整形后再生数字基带脉冲。虽然2ASK信号中确实存在着载波分量，原则上可以通过窄带滤波器或锁相环来提取同步载波，但这会给接收设备增加复杂性。因此，实际中很少采用相干解调法来解调2ASK信号。2.3 ASK信号的功率谱及带宽从2ASK的原理可知，一个2ASK信号e0(t)可以表示成e0s(t)cosct2.5这里，s(t)是代表信息的随机单极性矩形脉冲序列。现设s(t)的功率谱密度为Ps(f)，e0(t)的功率谱密度为Pe(f)，则由式2.5可以证得4第6 页共35页-. z.-. z.对于单极性NRZ码，有Ps(f)142Tb

13、Sa(fTb)14(f)2.7-. z.-. z.TbP ( f ) Sa ( f f )T Sa1( f f ) ( f f )代入式2.6，得2ASK信号功率谱：1616可知：2(ffc)Tb2.8-. z.22ASK 信号的带宽 B 是数字基带信号带宽 的两倍 2B 2B 2 f 2.9 12ASK信号的功率谱由连续谱和离散谱两局部组成。其中，连续谱取决于数字基带信号s(t)经线性调制后的双边带谱，而离散谱则由载波分量确定。2ASKsT-. z.-. z.3因为系统的传码率RB图2.42ASK信号的功率谱1/TbBaud，故2ASK系统的频带利用率为-. z.第7 页共35页-. z.-

14、. z.1Tb2fb1(Baud/Hz)2.10-. z.Tb2fb2-. z.-. z.这意味着用2ASK方式传送码元速率为带宽至少为2RBHz。2.4 ASK系统的抗噪声性能RB的二进制数字信号时，要求该系统的-. z.【16】2Acost ,发1s(t ) y(t) s (t ) n (t)Acos t n (t )cost n (t )sin t ,发12.12 通信系统的抗噪声性能是指系统克制加性噪声的能力。在数字系统中它通常采用误码率来衡量。由于加性噪声被认为只对信号的接收产生影响，故分析系统的抗噪声性能只需考虑接收局部。假定信道噪声为加性高斯白噪声n(t)，其均值为0、方差为n；

15、接收的信号为0，发02.112.4.1 包络检测时2ASK系统的误码率对于图2所示的包络检测接收系统，其接收带通滤波器BPF的输出为inc(t)cosctns(t)sinct,发0其中，ni(t)nc(t)cosctns(t)sinct为高斯白噪声经BPF限带后的窄带高斯白噪声。经包络检波器检测，输出包络信号-. z.-. z.An2(t)n2(t),发1-. z.*(t)2c2s2.13-. z.nc(t)ns(t),发0-. z.由式2.12可知，发1时，接收带通滤波器BPF的输出y(t)为正弦波加窄带高斯噪声形式；发0时，接收带通滤波器BPF的输出y(t)为纯粹窄带高斯噪声形式。于是，发

16、1时，BPF输出包络*(t)的抽样值*的一维概率密度函数f1(*)第8 页共35页-. z.-. z.服从莱斯分布；而发0时，BPF输出包络*(t)的抽样值*的一维概率密度函数f服从瑞利分布，如图2.5所示0(*)-. z.-. z.*(t)图2.5 包络检波时误码率的几何表示亦即抽样判决器输入信号，对其进展抽样判决后即可确定接收码元是1还-. z.-. z.是0。我们规定，倘假设*(t)的抽样值*Ud，则判为是1码；假设*Ud，判-. z.-. z.为是0码。显然，选择什么样的判决门限电平Ud与判决的正确程度或错误-. z.-. z.程度密切相关。选定的U中清楚看到。d不同，得到的误码率也不

17、同。这一点可从下面的分析-. z.P(1 / 0) P( * U ) f ( *)d * S 2.14 UP(0 /1) P( * U ) f ( *)d* S 2.15 式中， 、 S 分别为图 2.5 所示阴影面积。假设发送 1码的概率为 P(1) ，发送1 1P P(0/1) P(1/ 0) (S S ) 2.16 1当 P(1) P(0) ，即等概时 1 1P P(0/1) P(1/ 0) (S S )2.17 存在两种错判的可能性：一是发送的码元为1时，错判为0，其概率记为P(0/1)；二是发送的码元为0时，错判为l，其概率记为P(1/0)。由图2.5可知d0010码的概率为P(0)

18、，则系统的总误码率Pe为22222-. z.第9 页共35页-. z.-. z.也就是说，Pe就是图10中两块阴影面积之和的一半。不难看出，当UdUd时，-. z.该阴影面积之和最小，即误码率Pe最低。称此使误码率获最小值的门限Ud为最正确-. z.r4P e 2.18 2 2Acos t n (t ) cos t n (t ) sin t ,发1c c c s cy(t ) n (t ) cos t n (t )sin t ,发0An (t ),发1*(t) n (t ),发0221 ( * A)f ( *) e*p , 发1 2.22 22门限。采用包络检波的接收系统，通常是工作在大信噪比

19、的情况下，可以证明，这时的最正确门限UdA/2，系统的误码率近似为2式中，rA/(2n)为包检器输入信噪比。由此可见，包络解调2ASK系统的误码率随输入信噪比的增大，近似地按指数规律下降。必需指出，式2.18是在等概、大信噪比、最正确门限下推导得出的，使用时应注意适用条件。2.4.2 相干解调时2ASK的系统误码率2ASK信号的相干解调接收系统如图3所示。图中，接收带通滤波器BPF的输出与包络检波时一样，为ccsc取本地载波为2cosct，则乘法器输出z(t)2y(t)cosct(2.20) 将式2.19代入，并经低通滤波器滤除高频分量，在抽样判决器输入端得到cnc(t)为高斯噪声，因此，无论

20、是发送1还是0，*(t)瞬时值*的一维概率密度f1(*)、f0(*)都是方差为n的正态分布函数，只是前者均值为A，后者均值为0，即nn-. z.第10 页共35页-. z.-. z.f0(*)1e*p(*22),发02.23-. z.其曲线如图2.6所示2n2n-. z.-. z.图2.6 同步检测误码率的几何表示类似于包络检波时的分析，不难看出：假设仍令判决门限电平为Ud，则将0-. z.-. z.P(1 / 0) P( * U ) f ( *) d* S错判为l的概率P(1/0)及将1错判为0的概率P(0/1)分别为dUd2.24-. z.P(0/1)P(*Ud)0f1(*)d*S12.2

21、5-. z.-. z.式中，S0Pe为、S12.26 P(0 /1) P(1 / 0) ( S S )分别为图2.6所示的阴影面积。假设P(1)P(0)，则系统的总误码率PeP(1)P(0/1)P(0)P(1/0)22-. z.且不难看出，最正确门限UdA/2。-. z.综合式2.21式2.26，可以证明，这时系统误码率为-. z.-. z.22Pe12erfc(r2)2.27-. z.式中，rA/(2n)为解调器输入信噪比。当r1时，上式近似为第11 页共35页-. z.-. z.Pe1rer42.28-. z.上式说明，随着输入信噪比的增加，系统的误码率将更迅速地按指数规律下降。必须注意，

22、式2.27的适用条件是等概、最正确门限；式2.28的适用条件是等概、大信噪比、最正确门限。比拟式2.28和式2.18可以看出，在一样大信噪比情况下，2ASK信号相干解调时的误码率总是低于包络检波时的误码率，即相干解调2ASK系统的抗噪声性能优于非相干解调系统，但两者相差并不太大。然而，包络检波解调不需要稳定的本地相干载波，故在电路上要比相干解调简单的多。另外，包络检波法存在门限效应，相干检测法无门限效应。所以，一般而言，对2ASK系统，大信噪比条件下使用包络检测，即非相干解调，而小信噪比条件下使用相干解调。-. z.3 ASK调制与解调的VHDL系统建模3.1 软件平台介绍-. z.第12 页

23、共35页-. z.【17】【18】【19】VHDL的英文全名是Very-High-SpeedIntegratedCircuit HardwareDescription Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。CPLD(ple* Programmable Logic Device)复杂可编程逻辑器件，是从PAL和GAL器件开展出来的器件，相对而言规模大，构造复杂，属于大规模集成电路围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其根本设计方法是借助集成开发软件平台，用原理图、硬件描述语言(VHDL)等方法，生成相应的目标

24、文件，通过下载电缆在系统编程将代码传送到目标芯片中，实现设计的数字系统。FPGAFieldProgrammable Gate Array，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的根底上进一步开展的产物。它是作为专用集成电路ASIC领域中的一种半定制电路而出现的，既解决了定制电路的缺乏，又克服了原有可编程器件门电路数有限的缺点。1993年，IEEE对VHDL进展了修订，从更高的抽象层次和系统描述能力上扩展VHDL的容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，简称93版。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多ED

25、A公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL与Verilog语言将承当起大局部的数字系统设计任务。VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用围较小的设计语言。VHDL的英文全写是：VHSICVery High Speed Integrated CircuitHardware Description Language。翻译成中文就是超高速集成电路硬件描述语言。因此它的应用主要是应用在数字电路的设计中。目前，它在中国的应用多数是用在FPGA/CPL

26、D/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。VHDL主要用于描述数字系统的构造，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序构造特点是将一项工程设计，或称设计实体entity可以是一个元件，一个电路模块或一个系统分成外部或称可视局部,及端口)-. z.第13 页共35页-. z.【20】和部或称不可视局部，既涉及实体的部功能和算法完成局部。在对一个设计实体定义了外部界面后，一旦其部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成外局部的概念是VHDL系统设

27、计的根本点。MA*PLUSII简介：-. z.-. z.I图3.1 MA*PLUSII 软件界面-. z.MA*PLUSII的工作窗口如上图所示。在图中左边的Task 窗口中，显示了当前任务的一些属性和可进展的操作，包括STRAT PROJECT,ADVISORS,CREATE DESIGN,ASSIGN CONSTRAINTS等。新建VHDL文件、Block Diagram/Schematic File及Vetcor Waveform File，如图3.2所示：-. z.第14 页共35页-. z.图3.2新建仿真文件界面三种文件对应的功能分别是：VHDL文件：对要实现的逻辑控制功能进展文本

28、语言描述，并配合软件生成相应的逻辑功能块。Block文件：对由VHDL生成的逻辑功能模块添加相应的输入输出管脚。Vector Waveform文件：对上一步的Block文件进展波形时序仿真验证结果。3.2 ASK调制与解调系统的具体设计根据上述对ASK调制系统的原理的研究，结合VHDL硬件描述语言的特点，对ASK调制系统设计了以下模型如图3.3：-. z.-. z.时钟信号控制信号四分频载波信号-. z.-. z.基带信号与门调制信号-. z.图3.3 ASK调制系统设计模型图此调制系统采用系统时钟经四分频后作为调制信号载波，然后再与基带信号经过一个与门作用相当于以基带信号乘以载波，再经过系统

29、输出得到调制信号。-. z.第15 页共35页-. z.对2ASK的解调系统设计了以下模型：-. z.-. z.控制信号时钟信号已调信号二十周期计数器信号存放器脉冲计数器及信号判决器解调信号-. z.图3.4 ASK解调系统设计模型图此解调系统采用部信号存放输入的已调信号，再利用对时钟信号进展十二分频后的信号对存放的信号脉冲进展计数，最后判决每次存放的脉冲数，当脉冲数大于3时即判决为1，反之则为0，输出即为复原的基带信号。通过对上述ASK的调制与解调原理分析以及对基于VHDL的ASK调制与解调模型的建立，编写VHDL程序见附录。3.3 基于VHDL的ASK调制系统仿真与分析1.新建ASK调制V

30、HDL文件输入VHDL代码如图3.5所示：-. z.图3.5 MA*PLUII中的VHDL代码-. z.第16 页共35页-. z.2.生成ASK调制功能块如图3.6所示：-. z.图3.6 ASK调制功能原件图如上图所示，生成的ASK调制模块由三个输入引脚和一个输出引脚组成，其中clk为时钟输入信号,start为调制控制信号,*为基带信号,y调制输出信号。3. 连接芯片的输入与输出及时钟信号和控制信号管脚，连接后如图3.7所示：-. z.图3.7 连接外部输入输出管脚4. 对第三步生成的原理图进展编译和检查后如图3.8所示：-. z.图3.8 编译检查通过-. z.第17 页共35页-. z

31、.5. 建立ASK调制功能模块的波形仿真文件，将输入输出NODE参加文件后如图3.9所示：-. z.图3.9 参加管脚后的波形仿真界面6.将基带信号输入并参加时钟信号，本次设计考虑到硬件条件的限制采用时钟频率为1MHz设置好以后如图3.10所示：-. z.图3.10 设置时钟周期为了方便观察分析仿真结果采用的输入信号为：*:1010100110;以此计算得出仿真完毕时间为200us，设置仿真完毕时间如图3.11所示：-. z.图3.11 设置仿真完毕时间将仿真时间及输入波形设置好以后如图3.12所示：-. z.-. z.图3.12 设置好输入波形及时钟后的界面第18 页共35页-. z.7.

32、将波形文件进仿真，仿真成功后的界面如图3.13所示：-. z.图3.13 仿真成功8. 仿真的结果如图3.14所示：-. z.图3.14 仿真结果图-. z.图3.15 局部结果图放大图3.14中时钟频率为1MHz即时钟周期为1us,经四分频后f的频率为250KHz，周期变为原来的四分之一，输入的基带信号为1010100110，和分频信号f相乘后输出为调制信号y,由上图可知道，每当输入的*为1时，y对应为f的5个周期，*为0时y的输出为0，图中结果明显和预期结果一致！从而实现了ASK的调制。3.4 基于VHDL的ASK解调系统仿真与分析1 新建ASK调制VHDL文件，输入VHDL代码并生成AS

33、K解调功能模块如图3.16所示：-. z.第19 页共35页-. z.图3.16 ASK解调功能原件图2. 对生成的ASK解调功能模块原件连接相应的输入输出管脚，连接好以后如图3.17所示：-. z.图3.17 连接输入输出管脚3. 参加输入信号并设置时钟周期进展仿真，仿真结果如图3.18所示：-. z.图3.18 ASK解调仿真结果-. z.图3.19 ASK解调仿真结果图局部放大-. z.第20 页共35页-. z.本局部的输入信号为上一局部调制功能模块的输出信号即上图所示的y信号，用部信号*对输入信号进展信号采集与存放，由于调制信号的频率为250KHz，为了保证输入信号不会漏掉故在每次时

34、钟信号上升沿的时候都对本局部的输入信号进展采集，而从上局部的调制信号分析可知当输入*为1或0时，对应的都是20个时钟周期，因此本局部输入信号采集周期也应为20个时钟周期。故设采集信号计数器q=19。由上面的结果图分析可知，解调信号落后输入信号约100us，即5个输入信号周期，这是因为每20个时钟周期都将计算输入信号的脉冲数并存入部脉冲计数器m，当m=3的时候则判定解调信号输出为1，否则为0。上图中的解调信号为101010011*同输入信号1010100110进展比照可知解调信号和输入信号*根本一样，本模块仿真成功。3.5 ASK调制解调联合比照上述对ASK的调制与解调分别进展了单独的分析，符合

35、预期，但分开的模块不方便进展直接的比照，故在此局部将对ASK的解调功能模块与解调功能模块进展整合，对输入信号*与调制信号y以及解调信号*out进展直接比照。1. ASK调制与解调模块连接，将两个模块放入同一个BLOCK文件，并将输入输出管脚进展连接，将调制模块输出的调制信号连接至解调模块并作为解调模块的输入信号。连接好以后如图3.20所示：-. z.图3.20 调制与解调功能模块连接-. z.第21 页共35页-. z.2. 生成调制解调双功能模块并连接输入输出管脚，连接好后如图3.21所示：-. z.图3.21 调制与解调双功能模块管脚连接3. 设置时钟及输入信号，为了便于同单独的调制解调模

36、块进展比照，本联合模块依然采用1MHz的时钟频率，且输入信号*为1010100110，将以上都设置好以后进展仿真，仿真结果如图3.22所示：-. z.图3.22 联合仿真结果从上图比照分析可知，输入信号为1010100110,输入信号周期为20us;调制信号为0，调制信号周周期为4us;解调信号为*101010011*；将输入信号与解调信号比照可知道两者根本一致，故将调制解调模块进展联合仿真是成功的，能够准确将输入的基带信号进展ASK调制，并且将调制后的信号输入解调模块能成功地将基带信号进展复原，本模块仿真成功。-. z.第22 页共35页-. z.3.6 本章总结在本章主要介绍了基于VHDL

37、的ASK调制与解调的系统建模，并在建模的根底上进展了相关功能的VHDL代码的编写；第二局部主要介绍了VDHL及CPLD的一些相关知识，以及本次研究工作的软件平台MA*PLUSII的一些相关操作；第三局部主要是对本次建立的系统模型，在MA*PLUSII平台上进展了相关的实现并进展简单的仿真与总结。在对ASK调制模块与解调模块进展单独的分析后，将两模块连接起来进展联合仿真比照输入信号与解调信号及解调复原的基带信号。-. z.第23 页共35页-. z.【19】4 基于VHDL的MASK调制系统设计与仿真4.1 多进制振幅调制MASK，又称多进制数字调制法。在二进制数字调制中每个符号只能表示0和1(

38、+1或-1)。但在许多实际的数字传输系统中却往往采用多进制的数字调制方式。与二进制数字调制系统相比，多进制数字调制系统具有如下两个特点：第一：在一样的信道码源调制中，每个符号可以携带log2M比特信息，因此，当信道频带受限时可以使信息传输率增加，提高了频带利用率。但由此付出的代价是增加信号功率和实现上的复杂性。第二，在一样的信息速率下，由于多进制方式的信道传输速率可以比二进制的低，因而多进制信源的持续时间要比二进制的宽。加宽码元宽度，就会增加信元的能量，也能减小由于信道特性引起的码间干扰的影响等。近些年，采用高稳定自动增益，分集接收技术，自适应均衡等一系列措施，使其也可在微波中继线路中应用。4

39、.2 基于VHDL的MASK调制系统实现1.对MASK调制系统进展VHDL建模如图4.1所示-. z.-. z.时钟信号控制信号8分频ASK调制D/A转换调制信号-. z.-. z.基带信号串/并转换译码-. z.图4.1 MASK的VHDL建模系统的输入端由时钟信号clk，调制控制信号start以及基带信号;由时钟信号经8分频完成对输入信号的串并转换，即将输入的一路二进制信号转为4位并行信号，再将4位并行信号转为8位DAC信号，最后再将时钟信号经过一个4分频器与8位DAC数据进展ASK的调制。最后将调制信号送给一个D/A转换芯片，芯片输出即为调制后的模拟信号。根据上述的VHDL建模，编写VH

40、DL仿真程序如下见附录。-. z.第24 页共35页-. z.2. 对输入的VHDL代码生成原件并连接相应管脚如图4.2所示：-. z.图4.2 MASK功能模块连接好管脚3.对模块进展波形仿真，仿真结果如图4.3所示：-. z.在图4.3中，输入信号为01000输入信号周期为160ns,系统时钟周期为40ns，当调制控制信号START为真时，系统开场进展调制，时钟上升沿时系统完成基带信号的串并转换，系统部信号存放器*对输入的基带信号进展进展四位并行数据到八位DAC数据的转换，当部记数器q=7时完成基带信号的串并转换，当部记数器qq=1时完成并行码到DAC数据的转换，输出y为系统时钟qq分频即

41、四分频。-. z.第25 页共35页-. z.5 总结本文对基于VHDL的二进制振幅ASK调制与解调做了一定的研究，由于软硬件的要求，选取了CPLD结合VHDL在MA*PLUSII软件平台上进展仿真研究以探究ASK的调制波形是否与预期相符。考虑到实际硬件的要求，对此次仿真所采用的时钟周期为1us即时钟频率为1MHz，而仿真结果与预期一样，即在CPLD上实现ASK的调制功能是完全可行的。在对ASK的解调模块设计时，考虑到结果的可比照性，对解调时钟采用与调制信号一样的时钟频率，且将调制局部输出的调制信号作为解调局部的输入信号，对此信号进展解调，同时将解调信号与基带信号进展比照，以判断解调模块是否能

42、按预期将基带信号复原。仿真结果符合预期，本次设计的ASK调制与解调系统运行稳定，在CPLD/FPGA上实现ASK的解调也是完全可行的，本次对基于VHDL的ASK系统的调制与解调仿真获得了比拟满意的成果。在获得上述成功的前提下，对基于MASK的调制与解调又做了简单的研究，对MASK进展VHDL建模，并对其进展VHDL描述，且对生成的功能模块进展仿真获得的结果与根本理论符合，仿真获得成功。-. z.第26 页共35页-. z.-. z.1 ASK调制VHDL程序library ieee; 附录-. z.use ieee.std_logic_arith.all; use ieee.std_logic

43、_1164.all; use ieee.std_logic_unsigned.all; entity PL_ASK is port(clk:in std_logic;-系统时钟start:in std_logic;-开场调制信号*:in std_logic;-基带信号y:out std_logic);-调制信号end PL_ASK; architecture behav of PL_ASK is signal q:integer range 0 to 3;-分频计数器signal f :std_logic;-载波信号begin process(clk) begin if clkevent an

44、d clk=1 thenif start=0 then q=0; elsif q=1 then f=1;q=q+1; -改变q后面数字的大小，就可以改变载波信号的占空比elsif q=3 then f=0;q=0;-改变q后面数字的大小，就可以改变载波信号的频率第27 页共35页-. z.elsef=0;q=q+1; end if; end if; end process; y=* and f;-对基带码进展调制end behav; 2 ASK解调VHDL程序library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.

45、all; use ieee.std_logic_unsigned.all; entity P_ASK is port(clk:in std_logic;-系统时钟start:in std_logic;-同步信号*:in std_logic;-调制信号y:out std_logic);-基带信号end PL_ASK2; architecture behav of PL_ASK2 is signal q:integer range 0 to 10;-计数器signal *:std_logic;-存放*信号signal m:integer range 0 to 5;-计*的脉冲数begin proc

46、ess(clk)-对系统时钟进展q分频，-. z.第28 页共35页-. z.begin if clkevent and clk=1 then *=*;-clk上升沿时，把*信号赋给中间信号* if start=0 then q=0;-if语句完成q的循环计数elsif q=11 then q=0; else q=q+1; end if; end if; end process; process(*,q)-此进程完成ASK解调beginif q=11 then m=0;-m计数器清零elsif q=10 thenif m=3 then y=0;-if语句通过对m大小，来判决y输出的电平else

47、 y=1; end if; elsif*event and *=1then m=m+1; -计*信号的脉冲个数end if; end process; end behav; -. z.-. z.3 MASK调制VHDL程序library ieee; 第29 页共35页-. z.use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity PL_MASK is port(clk:in std_logic;-系统时钟start:in std_logic;-开场调制

48、信号*:in std_logic;-基带信号y:out std_logic_vector(7 downto 0);-8位DAC数据end PL_MASK; architecture behav of PL_MASK is signal q:integer range 0 to 7;-计数器signal qq:integer range 0 to 3;-计数器signal *:std_logic_vector(3 downto 0);-并行数据存放器signal yy:std_logic_vector(7 downto 0);-8位DAC数据存放器begin process(clk) -此进程完

49、成基带信号的串并转换，完成4位并行数据到8位DAC数据的译码begin if clkevent and clk=1 thenif start=0 then q=0; elsif q=0 then q=1;*(3)=*;if *(3)=1 then yy=*&1111;-if语句完成4位并行数据到8位DAC数据转换elsif *(2)=1 then yy=*&1011; 第30 页共35页-. z.elsif *(1)=1 then yy=*&0111; elsif *(0)=1 then yy=*&0011; else yy=*&0000; end if; elsif q=2 then q=3;*(2)=*; elsif q=4 then q=5;*(1)=*; elsif