8位十六进制频率计设计

1、实验二8位十六进制频率计设计一、实验目的1）熟悉原理图输入法中74系列等宏功能元件的使用方法；2）掌握更复杂的原理层次化设计和数字系统设计方法；3）完成8位16进制频率计的设计。二、实验内容首先完成2位频率计的设计，然后进行硬件测试，建议选择电路模式2（附 录图F-3）；数码2和1显示输出频率值，带测频率F_IN接clock0；测频控制是 中年CLK接clock2，若选择clock2=8Hz，门控信号CNT_EN的脉宽恰好为1s。 然后建立一个新的原理图设计层次，在此基础上将其扩展为8位频率计，仿真测 试改频率计待测信号的最高频率，并与硬件实测的结果进行比较。三、实验仪器1）计算机及操作系统；

2、2）QuartusII 软件。3）编程电缆。四、实验原理利用教材介绍的2位计数器模块，连接它们的计数进位，用四个计数模块就 能完成一个8位有时钟使能的计数器；对于测频控制器的控制信号，在仿真过程 中应该注意它们可能的毛刺现象。最后按照设计流程和方法即可完成全部设计。根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉冲宽 度为1秒的输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器 的锁存信号并为下一测频计数周期做准备的计数器清0信号。这3个信号可以由 一个测频控制信号发生器产生，即TESTCTL。TESTCTL的计数是能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频

3、率 计的每一计数器CNT10的ENA是能端进行同步控制。当CNT_EN高电平时允许计 数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一 个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进个锁存器REG4B 中，并由外部的7段译码器译出，显示计数值。设置锁存器的好处是数据显示稳 定，不会由于周期性的清0信号而不断闪烁。锁存信号后，必须有一清0信号 RST_CNT对计数器进行清零，为下1秒的计数操作作准备。数字频率计的关键组 成部分包括一个测频控制信号发生器、一个计数器和一个锁存器，另外包含外电 路的信号整形电路、脉冲发生器、译码驱动电路和显示电路，其原理框图如图1

4、所示。图1数字频率计原理框图工作原理：系统正常工作时，脉冲信号发生器输入1Hz的标准信号，经过测 频控制信号发生器的处理，2分频后即可产生一个脉宽为1秒的时钟信号，以此 作为计数闸门信号。测量信号时，将被测信号通过信号整形电路,产生同频率的 矩形波，输入计数器作为时钟。当计数闸门信号高电平有效时，计数器开始计数， 并将计数结果送入锁存器中。设置锁存器的好处是显示的数据稳定，不会由于周 期性的清零信号而不断闪烁。最后将锁存的数值由外部的七段译码器译码并在数 码管上显示。五、实验步骤1、完成32位寄存器的设计32位锁存器程序编译；32位锁存器程序允许生成模块；32位锁存器模块。2、完成32位计数器

5、的设计32位计数器程序编译；32位计数器程序允许生成模块；32位计数器。3、完成频率计控制电路的设计频率计控制电路程序编译；频率计控制电路程序允许生成模块；3)频率计控制电路。4、完成一个8位16进制频率计电路的设计1)8位16进制频率计电路程序编译;2)8位16进制频率计电路程序允许生成模块;3)8位16进制频率计电路。六、实验结果及分析图1 32位寄存器仿真波形图2 32位寄存器原理图2、32位计数器仿真波形如图3所示:刖 FWe153nsInkf13621 re5 魅lp!EntOpspI.El叫 SO Q ns16&p ns 洲 p m 3CT p rnp is fiD(0 ns 5M

6、 0 nITiS0 13晒13B财IS 做p KS |，：QI田 UT!质顾网（：j剧皿四刖r! 1 1K=C2：rkWOJOLO_:-史匚-_ _ _ _r. - 1 r. - 1 r - 1 - - r - -j29-DOUT 4 -DOUT 3 -D0UTE2 -DOUT1 Lddut 030 311L32rL讲33iLJL1A 34EHABLFINW 35_T图3 32位计数器仿真波形32位计数器原理图如图4所示：图4 32位计数器原理图3、频率计控制电路仿真波形如图5所示：IL m e10cun hzG-i BOUT134FSI1T4281-29430931932A 33* 34-D

7、OUT 4-H01.HE3-D0UTE2-noinLi-D0UT 0FSINCUI1H7图5频率计控制电路仿真波形频率计控制电路原理图如图6所示:Div2CLK图6频率计控制电路原理图4、8位16进制频率计仿真波形如图7所示:图7 8位十六进制频率计仿真波形8位十六进制频率计原理图如图8所示:图8 8位十六进制频率计原理图七、思考题1、功能仿真与时序仿真有什么不同？答：功能仿真是指在一个设计中，在设计实现前对所创建的逻辑进行的验证 其功能是否正确的过程。布局布线以前的仿真都称作功能仿真，它包括综合前仿 真和综合后仿真。综合前仿真主要针对基于原理框图的设计；综合后仿真既适合 原理图设计，也适合基

8、于HDL语言的设计。时序仿真使用布局布线后器件给出的模块和连线的延时信息，在最坏的情况 下对电路的行为作出实际地估价。时序仿真使用的仿真器和功能仿真使用的仿真 器是相同的，所需的流程和激励也是相同的；惟一的差别是为时序仿真加载到仿 真器的设计包括基于实际布局布线设计的最坏情况的布局布线延时，并且在仿真 结果波形图中，时序仿真后的信号加载了时延，而功能仿真没有。2、还有什么其他方法实现频率计功能？答：用STC89C52RC单片机可以实现频率计的功能。附录：试验程序LIBRARY IEEE; - -32位计数器描述USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_L

9、OGIC_UNSIGNED.ALL;ENTITY COUNTER32B ISPORT (FIN, CLR, ENABL : IN STD_LOGIC;DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END COUNTER32B;ARCHITECTURE behav OF COUNTER32B ISSIGNAL CQI : STD_LOGIC_VECTOR(31 DOWNTO 0);BEGINPROCESS(FIN ,CLR ,ENABL)BEGINIF CLR = 1 THEN CQI 0);ELSIF FINEVENT AND FIN = 1 THENIF

10、ENABL = 1 THEN CQI = CQI + 1;END IF;END IF;END PROCESS;DOUT = CQI;END behav;LIBRARY IEEE ;-测频控制电路：USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FTCTRL ISPORT (CLKK : IN STD_LOGIC;，Load: OUT STD_LOGIC);CNT_EN，RST_CNTEND FTCTRL;ARCHITECTURE behav OF FTCTRL ISSIGNAL Div2CLK : STD_L

11、OGIC ;BEGINPROCESS (CLKK)BEGINIF CLKKEVENT AND CLKK = 1 THENDiv2CLK = NOT Div2CLK;END IF;END PROCESS;PROCESS (CLKK,Div2CLK)BEGINIF CLKK = 0 AND Div2CLK =0 THEN RST_CNT = 1;ELSE RST_CNT = 0;END IF;END PROCESS;Load = NOT Div2CLK;CNT_EN = Div2CLK;END behav;LIBRARY IEEE; - -32 位锁存器：USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B ISPORT(LK : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END REG32B;ARCHITECTURE behav OF REG32B ISBEGINPROCESS(LK,DIN)BEGINIF LKEVENT AND LK=1 THEN DOUT CLK1HZ,CNT_E