工学数字逻辑触发器学习教案

1、会计学1工学数字工学数字(shz)逻辑触发器逻辑触发器第一页，共118页。2v6.1 概述 v6.2 基本RS触发器v6.3 钟控触发器v6.4 集成(j chn)触发器v6.5 触发器之间的转换第1页/共117页第二页，共118页。3第2页/共117页第三页，共118页。4第3页/共117页第四页，共118页。5v在数字系统中有时需要将参与（算术或逻辑）运算的数据和运算结果保存起来在组合(zh)逻辑电路的输出端需要具有记忆功能的部件v触发器就是构成记忆功能部件的基本单元，或者说是实现存储（记忆）功能的基本单元电路。第4页/共117页第五页，共118页。6态；时称为态，当时称为当和有两个互非的

2、输出1)0( 10) 1(0,. 1QQQQQQ种状态；位二进制信息的级触发器可以记忆具有记忆功能）不变器保持原来状态（原态无外加信号作用时触发nnn2,. 2次态）（原态）功能）。和置（具有置变原态发）下，触发器可以改在外加信号的作用（触(10. 31nnQQQ Q FF输入输入输出输出v触发器是一种有记忆功能的器件，是构成时序(sh x)逻辑电路的基本器件两个(lin )稳定的状态双稳态触发器Q称为状态变量第5页/共117页第六页，共118页。7v按触发（时钟控制(kngzh)）方式分类v（1）电位触发方式（电平触发方式）v当触发器的同步控制(kngzh)信号E（一般为时钟信号CP） 为约

3、定的逻辑电位时，触发器接收输入数据；当E为非约定逻辑电位时，触发器状态保持不变。电位触发方式的触发器简称电位（钟控）触发器QQDCP电位触发型电位触发型D触发器触发器CP=0时， Q保持原来的值0不变时序图时序图（初态初态=0）CPDQ第6页/共117页第七页，共118页。8v电位（钟控）触发器结构简单；电位（钟控）触发器结构简单；v但当但当CP1时，输入时，输入(shr)数据的变化数据的变化会直接引起输出状态的变化，用它来组成会直接引起输出状态的变化，用它来组成计数器或者移位寄存器就会造成空翻的现计数器或者移位寄存器就会造成空翻的现象象在一个时钟脉冲周期中，触发器发在一个时钟脉冲周期中，触发

4、器发生多次翻转，所以只能做锁存器（锁存数生多次翻转，所以只能做锁存器（锁存数据，透明）。据，透明）。第7页/共117页第八页，共118页。9JCPKQQ1J1KC1n主-从触发方式的触发器简称(jinchng)主-从触发器n为克服电位触发器的空翻现象而提出，由两级电位触发器串联而成，常用有主-从R-S触发器和主-从J-K触发器n在CP=1期间，主触发器接收数据，从触发器封锁；在CP负跳变到来时，主触发器封锁，从触发器接收此时主触发器的状态主主Q n+1从从Qn+1CPJK123特性表特性表(CP=1)QnJ K 010011100 0 00 0 10 1 00 1 11 0 01 0 11 1

5、 01 1 1Qn+1保持置0置1翻转(计数)功能CP下降(xijing)沿时从触发器动作J=1，K=0，主触发器置1第8页/共117页第九页，共118页。10n一次翻转在CP=1期间，无论J、K的状态变化多少次，主触发器的状态Q只有可能翻转一次，一旦翻转了就不会翻回原来的状态。n一次翻转现象有利有弊！若在CP1期间，J、K是正确的信号先到来，主触发器随之翻转；此后如果J或K受到干扰产生(chnshng)错误信号，主触发器不会翻转；当CP下降沿到来时，从触发器与主触发器的状态相一致，电路工作正确。n但如果在CP1期间，J或K先受到干扰并产生(chnshng)错误信号，则主触发器随之翻转；此后即

6、使干扰信号消失，J、K正确的信号到来，主触发器也不会翻转，而是保持刚才的错误状态，则在CP下降沿到来时，从触发器触发器接收主触发器的错误状态，产生(chnshng)误动作。 虽然主从触发器解决了电位虽然主从触发器解决了电位FF的空翻现象，但存在的空翻现象，但存在一次翻转问题，降低一次翻转问题，降低(jingd)了抗干扰的能力。了抗干扰的能力。v使用主-从触发器必须注意：只有保证在CP=1期间首次出现的输入信号是正确的，则主从触发器的输出才是正确的。第9页/共117页第十页，共118页。11n触发器只有在时钟输入CP的某一约定跳变（正跳变或负跳变）到来时，才接收输入数据；n在CP=0 或CP=1

7、期间，以及(yj)CP的非约定跳变到来时，输入数据的变化不会引起触发器输出状态的变化JCPKQQ1J1KC1CPJK Q0011保持(boch)0翻转置110置001为提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅为提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于取决于CP下降沿（或上升沿）到达时刻输入信号的状态；在此之前和之后输下降沿（或上升沿）到达时刻输入信号的状态；在此之前和之后输入信号状态的变化对触发器的次态没有影响。为此，提出了边沿触发方式的触入信号状态的变化对触发器的次态没有影响。为此，提出了边沿触发方式的触发器发器简称简称边沿触发器边沿触发器。负边沿触发型

8、负边沿触发型JK触发器触发器边沿触发器克服了电位触发器边沿触发器克服了电位触发器的空翻现象和主的空翻现象和主-从触发器的从触发器的一次翻转问题，提高了抗干一次翻转问题，提高了抗干扰能力。扰能力。第10页/共117页第十一页，共118页。12v同一种触发方式可以实现(shxin)具有不同功能的触发器v如边沿触发方式可以实现(shxin)D触发器、JK触发器、T触发器、 T触发器v同一种功能也可以采用不同的触发方式实现(shxin)v如JK触发器可以用电位触发方式、主-从触发方式、边沿触发方式实现(shxin)第11页/共117页第十二页，共118页。13触发器（触发器（Flip-Flop，FF）

9、或寄存器）或寄存器X0X1Xi-1Y0Y1Yj-1组合逻辑电路组合逻辑电路存储电路存储电路Q0Ql-1Z0Zk-1第12页/共117页第十三页，共118页。14第13页/共117页第十四页，共118页。15v当当SD=1、RD =0时，时，Q=1，/Q=0。在。在SD=1消失后消失后（即（即SD回到回到0），由于），由于Q的高电平接回到的高电平接回到G2的另一的另一输入输入(shr)端，所以电路的端，所以电路的1状态得以保持。状态得以保持。w若用若用G2将将Vo1 反相（其另一输入端反相（其另一输入端Vi2接低电平），则接低电平），则G2的输出的输出Vo2将与将与Vi1同相同相。再将。再将Vo

10、2接回接回G1的另一输入的另一输入端，这时即使原来加在端，这时即使原来加在Vi1的信号消失了，的信号消失了， 由于由于G2的作用，的作用，Vo1和和Vo2的状态也能保持下去的状态也能保持下去由或非门组成的由或非门组成的基本基本RS触发器触发器 w定义定义Q=1、/Q=0为触发器的为触发器的1状态，状态， Q=0、/Q=1为触发器的为触发器的0状态状态wSD称为称为置位端置位端或或置置1输入端输入端，RD 称为称为复位端复位端或或置置0输入端输入端w置位置位：使门电路输出为：使门电路输出为1，复位复位：使门电路输出为：使门电路输出为0Vi1Vi1011001第14页/共117页第十五页，共118

11、页。16QQSDRDv 功能功能v （1）保持）保持(boch)功能功能v 触发器保持触发器保持(boch)原来的状态不变原来的状态不变v （2）置）置0功能功能v 触发器的次态变为触发器的次态变为0 v （3）置）置1功能功能v 触发器的次态变为触发器的次态变为1非号，低有效非号，低有效D: Direct输入信号直接控制触输入信号直接控制触发器的输出发器的输出电路结构电路结构逻辑符号逻辑符号1DDSRv约束条件约束条件 1 , 1DDSR1 , 0DDSR0 , 1DDSR&QQSDRDG1G20 不能同时为、DDSR第15页/共117页第十六页，共118页。17&QQSDR

12、DG1G2若：若：Qn=0则：则：Qn+1=0Qn=1Qn+1=1SD D=1RD D=1稳定状态稳定状态（1）保持(boch)功能若：若：Qn=0则：则：Qn=1Qn+1=0SD D=1RD D=0“0”状态状态（2）置0功能(gngnng)若：若：Qn=0则：则：Qn=1Qn+1=1SD D=0RD D=1“1”状态状态（3）置1功能则：则：SD D=0RD D=0（4）约束条件Qn+1=1Qn+1=1 触发器既不是触发器既不是1态，也不是态，也不是0态，而态，而且在且在SD和和RD同时回到同时回到1后无法判定触发后无法判定触发器将回到器将回到1态还是态还是0态。在正常工作时，态。在正常工

13、作时，输入信号不允许输入输入信号不允许输入SD=RD=0的信号。的信号。011011第16页/共117页第十七页，共118页。18功能表功能表保持 置0置1不确定功能010011XX1 1 01 1 11 01 1 1 0 1 1 0 0 0 0 0 1Qn+1QnSDRD QnSDRD真值表真值表(特性表特性表)xx1100010 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Qn+1u特性表：电路输出次态与原态以及输入(shr)之间功能关系的表格u特性方程：反映触发器次态与原态以及输入(shr)之间功能关系的函数表达式。由特性表利用最小项推导法推导得出特性(t

14、xng)方程：第17页/共117页第十八页，共118页。19状态转换图：简称状态图，是用来状态转换图：简称状态图，是用来(yn li)表示触发器状态变化（表示触发器状态变化（转移）的图形转移）的图形01SDRD=01SDRD=10SDRD=x1SDRD=1x时序图：输出随输入时序图：输出随输入(shr)变化的变化的波形（初态波形（初态0）0001，置1；11，保持110，置0；11，保持011t0t1t2t3t4t5初态初态SDRDQQ不定不定v当两个输入有效（“0”）后同时变为无效（“1”）时，因门传输延迟的不同而产生竞争，使输出状态不确定v故两个输入端不允许同时为“0”!置置1 保持保持置

15、置0第18页/共117页第十九页，共118页。v 机械式开关按下或释放时，由于机械弹性作用的影响，通常伴随有一定时间的触点机械抖动，然后其触点才稳定下来。v 抖动时间的长短与开关的机械特性有关，一般为510ms。按钮稳定闭合时间的长短由操作(cozu)人员的按键动作决定,一般为零点几秒至数秒。闭合稳定键按下前沿抖动后沿抖动v 在触点抖动期间检测开关的通与断状态，可能导致判断出错。即一次按下或释放被错误地认为是多次操作，从而对其后的电路形成多次输入。v 为克服(kf)开关触点机械抖动所致的检测误判，必须采取去抖动措施。当键数较少时，可采用硬件去抖；当键数较多时，采用软件去抖（延时的方法）。开关开

16、关(kigun)触点的机械抖触点的机械抖动动v硬件去抖一般采用在开关输出端加基本R-S触发器或单稳态触发器构成去抖动电路20第19页/共117页第二十页，共118页。21t0uYt0 t1理想波形理想波形uBt0t1t1uA实际波形实际波形t0t1uBt0t1uYt0 t1uARRVCCSABYabv 实际(shj)情况下，当S刚到达b点时，会在b点产生抖动，uB的波形在t1时刻后是一连串的负脉冲；导致反相器输出uY是一系列矩形波。可能(knng)使后续电路产生误动作！第20页/共117页第二十一页，共118页。22SDRD实际波形实际波形t0t1uBt0t1uYt0 t1uAQv S在a点时

17、，a = 0，b = 1，置“0”，输出Q = 0。v S拨向下时，产生抖动，当S尚未稳定(wndng)到达b端时，/RD=1，/SD时而为0、时而为1。v 一旦S接触到b点，/SD变为0，置“1”，使Q=1；即使开关因抖动离开b点，/SD变为1，保持功能，Q仍为1，输出端不会产生抖动的波形。RRVCCSABYabD1D21011第21页/共117页第二十二页，共118页。23v 电路结构电路结构(jigu)和逻和逻辑符号辑符号 1 1QQSDRDQQSDRDv逻辑(lu j)功能的表示方法特性表特性表QnSDRD010011XX0 0 00 0 10 1 00 1 11 0 01 0 11

18、1 01 1 1Qn+1保持置0置1不确定功能特性方程SD、RD不能同时为1输入信号为高电平有效第22页/共117页第二十三页，共118页。24状态转换图状态转换图01SDRD=10SDRD=01SDRD=x0SDRD=0 x时序时序(sh x)图（初态图（初态0）SDRDQQ1100不 定不 定(bdng)v当两个输入有效（“1”）后同时变为无效（“0”）时，因门传输延迟的不同而产生竞争，使输出状态不确定v故两个输入端不允许同时为“1”!第23页/共117页第二十四页，共118页。25module RS_FF(Q,QN,SDN,RDN); input SDN,RDN; output Q,QN

19、; assign Q = !(SDN & QN); assign QN= !(RDN & Q);endmodule G1QQSDG2RD&由与非门构成由与非门构成(guchng)的基本的基本RS触触发器发器第24页/共117页第二十五页，共118页。26 1 1QQSDRDQSQQRQDDmodule (Q,QN,RD,SD); input RD,SD; output Q,QN; assign Q=!(RD | QN); assign QN=!(SD | Q); endmodulev结构描述方式v根据电路结构写出输出(shch)信号的逻辑表达式；v采用assign语句描

20、述第25页/共117页第二十六页，共118页。27module RS_FF_1(RN,SN,Q,QN); inputRN,SN; outputQ,QN; regQ,QN; always (RN or SN ) begincase(RN,SN) b00 : begin Q = bx; QN = bx; end /不定不定(bdng) b01 : begin Q = 0; QN = 1; end /置置0 b10 : begin Q = 1; QN = 0; end /置置1 b11 : begin Q = Q; QN = QN; end /保持保持endcase endendmodule v方法

21、二：行为描述(mio sh)方式v根据特性表，直接用case语句描述(mio sh)v【例6.1 】由与非门构成的基本RS触发器的设计第26页/共117页第二十七页，共118页。28由与非门构成的基本由与非门构成的基本RS触发器的仿真波形图（行为描述）触发器的仿真波形图（行为描述）0011不定(bdng)刚上电时状态(zhungti)是随机的置置由与非门构成的基本RS触发器的仿真波形图（结构描述）保持01v程序设计当RN、SN均为0时，Q、QN为不定值，而仿真软件默认未知为低电平，所以当RN、SN从00变为11时，Q、QN保持Q=0、QN=0。00第27页/共117页第二十八页，共118页。2

22、9第28页/共117页第二十九页，共118页。30第29页/共117页第三十页，共118页。31QQSRCP&QQSDRD&SRCPG1G2G3G4u电位触发电位触发(chf)：在控制电位：在控制电位CP的控制下接收数据。的控制下接收数据。u当CP1时，其输出状态由R、S端的输入信号决定具有基本RS触发器的功能。u电位触发有正电位触发和负电位触发。uCP0时，时，SD=RD=1，保持原有状态。，保持原有状态。基本RS触发器输入控制电路第30页/共117页第三十一页，共118页。32特性表特性表(CP=1)QnS R 010011XX0 0 00 0 10 1 00 1 11 0

23、 01 0 11 1 01 1 1Qn+1保持置0置1不确定功能特性(txng)方程状态转换图状态转换图01RS=01RS=10RS=0 xRS=x0R、S不能同时为1第31页/共117页第三十二页，共118页。33时序时序(sh x)图（初态图（初态0）CPSRQQ不定状态出现在：不定状态出现在：（1）时钟有效（）时钟有效（CP=1）时，两个输入为有效电平）时，两个输入为有效电平(din pn)（11）后同时转）后同时转换为无效电平换为无效电平(din pn)（00）；）；（2）两个输入有效，时钟由有效转换为无效。）两个输入有效，时钟由有效转换为无效。1100不定不定不定不定第32页/共11

24、7页第三十三页，共118页。CPSRQ有效(yuxio)翻转空翻v当当CP为为1时，如果时，如果R、S发生变化，则触发器状态会跟着变化，使发生变化，则触发器状态会跟着变化，使得在一个时钟脉冲作用期间引起得在一个时钟脉冲作用期间引起(ynq)多次翻转。多次翻转。v在一个时钟脉冲周期中，触发器发生多次翻转的现象叫做空翻。电在一个时钟脉冲周期中，触发器发生多次翻转的现象叫做空翻。电位（钟控）触发器（包括位（钟控）触发器（包括RS、D、JK、T、TFF) 都存在空翻现都存在空翻现象象v“空翻”将造成状态的不确定和系统工作的混乱，这是不允许的。因此，钟控RS触发器要求(yoqi)在时钟脉冲作用期间输入信

25、号保持不变。34第33页/共117页第三十四页，共118页。35QQDCP&QQSDRD&DCP1SRuCP0，SD=RD=1，保持原态保持原态。u当当CP1时，若时，若D=0，相当于，相当于S=0，R=1，触发器，触发器置置“0”；若若D=1，相当于，相当于S=1，R=0，触发器，触发器置置“1” 。第34页/共117页第三十五页，共118页。36特性表特性表(CP=1)置0置100110 00 11 01 1功能Qn+1D QnCP=1时的特性方程时的特性方程状态图状态图DDQQDQnnn1当当CP=1时，时，Q的波形的波形与与D相同相同(xin tn)；当当CP=0时，时

26、，Q保持原保持原来的状态来的状态时序图时序图（初态初态=0）CPDQ第35页/共117页第三十六页，共118页。v当当CP1时，时，QD，Q的波形的波形(b xn)与与D的波形的波形(b xn)相同。相同。vCP1“电位电位”一到，触发器就接收数据，这种触发器称为一到，触发器就接收数据，这种触发器称为“电位触发器电位触发器” ，它与集成触发器不同。，它与集成触发器不同。CPDQn+137CP=0时保持(boch)钟控D触发器（锁存器）v集成集成D触发器（边沿触发）的状态变化只发生在触发器（边沿触发）的状态变化只发生在CP的上升沿或下降沿的上升沿或下降沿到来时到来时v为了与集成为了与集成D触发器

27、区别，将钟控触发器区别，将钟控D触发器称为触发器称为D锁存器锁存器第36页/共117页第三十七页，共118页。v集成集成D触发器的状态变化只发生在触发器的状态变化只发生在CP脉冲的上升沿或者脉冲的上升沿或者(huzh)下降沿到来的时候，下降沿到来的时候，CP1、CP=0时触发器时触发器的状态不会发生变化。的状态不会发生变化。v锁存器是电位（电平）触发的，而触发器是脉冲边沿触锁存器是电位（电平）触发的，而触发器是脉冲边沿触发的。发的。38CPDQn+1（集成(j chn)）触发器第37页/共117页第三十八页，共118页。39v根据特性表，采用行为(xngwi)描述方式vD锁存器为电位触发器，假

28、定为高电平触发module D_FF_1(CP,D,Q,QN);inputCP,D;outputQ,QN;regQ,QN; always beginif (CP = 1)begin Q = D;QN = Q; endelse begin Q = Q;QN = QN; end endendmoduleCP=0时保持(boch)原态第38页/共117页第三十九页，共118页。40QQJKCPv把RS11的无效(wxio)状态变为JK触发器的翻转（计数）功能钟控JK触发器的电路(dinl)结构&QQSDRD&JKCP(S) (R)G1G2G3G4第39页/共117页第四十页，共118

29、页。41特性表特性表(CP=1)QnJ K 010011100 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Qn+1保持置0置1翻转(计数)功能简化特性表简化特性表(CP=1)保持置0置1翻转Qn01Qn0 00 11 01 1功能Qn+1J KJ0K0，输出不变；，输出不变； J0K1，输出为，输出为0； J1K0，输出为，输出为1；J1K1，分频，分频(fn pn)计计数数 特性方程第40页/共117页第四十一页，共118页。42状态状态(zhungti)转转换图换图01JK=1xJK=x1JK=x0JK=0 x CP J K Q Q 时序时序(sh x)图

30、图翻转(fn zhun)JK=10，置1；JK=00，保持1JK=01，置0；JK=00，保持01100保持比比D锁存器新锁存器新增的功能增的功能第41页/共117页第四十二页，共118页。43v设计分析v根据CP=0和1，分2种情况，适合用if-else语句(yj)来描述vCP=0时保持vCP=1时完成JK FF的功能（根据简化特性表有4种功能，适于用case语句(yj)来描述）简化特性表简化特性表(CP=1)保持置0置1翻转Qn01Qn0 00 11 01 1功能Qn+1J K第42页/共117页第四十三页，共118页。44module JK_FF(CP,J, K,Q,QN); input

31、 CP, J, K; output Q,QN; reg Q,QN; always (CP or J or K) begin if (CP=0) /保持保持(boch) begin Q = Q; QN = QN; end else if (CP=1) case (J,K) 2b00: begin Q = Q; QN = QN; end /保持保持(boch)2b01: begin Q = 1b0; QN = 1b1; end /置置02b10: begin Q = 1b1; QN = 1b0; end /置置12b11: begin Q = !Q; QN = !QN; end /翻转翻转 end

32、case endendmodule 采用行为描述(mio sh)方式第43页/共117页第四十四页，共118页。45J=1、K=1时发生(fshng)空翻第44页/共117页第四十五页，共118页。46空翻空翻(kn fn)时序图（触发器初态为时序图（触发器初态为0，J=K=1）为保证为保证CP=1 期间期间(qjin)JK触发器只翻转触发器只翻转1次：次：3tpd tCP 4tpd 在实际的电路中难以实现在实际的电路中难以实现&QQSDRD&JKCP10J1， K1时时u当当CP1时，由于触发器初态是时，由于触发器初态是0，Q0使门使门G4截止截止(jizh)，/Q1使门使门

33、G3导通。经历导通。经历2个个tpd后，后，Q端由端由0变为变为1；第；第3个个tpd后，后，/Q由由1变为变为0，触发器完成了第一次翻转。，触发器完成了第一次翻转。u当触发器翻转为当触发器翻转为1后，如果后，如果CP1继续保持，则由于继续保持，则由于/Q0使门使门G3截止截止(jizh)，Q1使门使门G4导通，第导通，第4个个tpd后，后，/Q由由0变为变为1，第，第5个个tpd后，后，Q由由1变为变为0，又使触发器完成第二次翻，又使触发器完成第二次翻转。转。01101010每个与非门的平均传输延迟为tpd1 2 345G3G4G1G2第45页/共117页第四十六页，共118页。47第46页

34、/共117页第四十七页，共118页。48&QQSDRD&TCPQQTCPv工作原理工作原理v当当T0时，相当于时，相当于J=0，K=0，触发器处于保持状态；，触发器处于保持状态；v当当T1时，相当于时，相当于J=1，K=1，触发器为翻转，触发器为翻转(fn zhun)功能。功能。第47页/共117页第四十八页，共118页。49简化特性表简化特性表(CP=1)QnQn01Qn+1T特性方程特性方程特性(txng)表(CP=1)T QnQn+1 0 0 0 1 1 0 1 1 0 1 1 0保持保持翻转翻转如何进行HDL设计？v只有保持和翻转功能，没有置0和置1功能。v钟控T触发器

35、的结构与JK触发器相似，也存在空翻现象。 CP T Q Q 时序图时序图保持翻转10第48页/共117页第四十九页，共118页。50module T_FF(CP,T,Q,QN); input CP, T; output Q,QN; reg Q,QN; always (CP or T) begin if (CP=0) /保持保持(boch) begin Q = Q; QN = QN; end else if (CP=1) case (T) 1b0: begin Q = Q; QN = QN; end /保持保持(boch)1b1: begin Q = !Q; QN = !QN; end /翻转翻

36、转 endcase endendmodule initial begin Q=1b0; QN=1b1; end第49页/共117页第五十页，共118页。51v在0200ns时间段，T=0，触发器处于保持功能。触发器刚上电时为随机状态，所以软件仿真给出了保持未知（x）的结果。v当T变为1时，触发器按特性表应该翻转，但因为之前为未知状态，所以Q输出也为未知。v为仿真正确，一定要先给Q和QN赋初值！但Quartus II不支持(zhch)initial语句试用ModelSim仿真第50页/共117页第五十一页，共118页。52module T_FF_edge (CP,T,Q,QN); input C

37、P, T; output Q,QN; reg Q,QN; always ( posedge CP) /在在CP上升上升(shngshng)沿到来时沿到来时 begin if (T) begin Q = !Q; QN = !QN; end /翻转翻转 else begin Q = Q; QN = QN; end /保持保持 endendmodule 仿真(fn zhn)不正确！为什么？QN与Q同相了！因为Quartus II 软件将刚上电时的随机电平都当成了低电平，所以Q和QN的初始值一样，则翻转后的波形也一样。第51页/共117页第五十二页，共118页。53module T_FF_edge_n

38、ew (CP,T,Q,QN); input CP, T; output Q,QN; reg Q,QN; always ( posedge CP) /在在CP上升沿到来上升沿到来(doli)时时 begin if (T) begin Q = !Q; QN = !Q; end /翻转翻转 else begin Q = Q; QN = !Q; end /保持保持 endendmodule QN与Q反相(fn xin)QN与Q应保持互非第52页/共117页第五十三页，共118页。54&QQSDRD&CPQQCPv电路功能(JK=11或T=1)vCP=0时保持；CP=1时翻转(fn zh

39、un)v 称为翻转(fn zhun)型触发器v对于对于TTL电路电路(dinl)，与非门的输入端悬，与非门的输入端悬空相当于接高电平，因此图中接高电平的空相当于接高电平，因此图中接高电平的JK端没有画出端没有画出T触发器没有输入端。触发器没有输入端。v存在空翻现象存在空翻现象特性方程如何进行HDL设计？时序图时序图第53页/共117页第五十四页，共118页。55v电位触发器具有结构简单的优点v但是(dnsh)当CP1时，输入数据的变化会直接引起输出状态的变化，用它来组成计数器或者移位寄存器就会造成空翻的现象，因此只能做锁存器，此时输入变成了透明的。第54页/共117页第五十五页，共118页。5

40、6v为消除(xioch)钟控RS触发器的不定状态，将钟控RS触发器的输入由R、S双端输入改为单端输入（D）引入钟控D触发器， 只有置0、置1功能v有时需要触发器在时钟控制下统一动作引入钟控RS触发器，CP=1（或0）时触发器的状态随输入变化，但必须遵守约束条件：RS=0，即RS=11时为不定状态第55页/共117页第五十六页，共118页。57v在某些应用场合，需要这样一种触发器，当控制信号T=1时，每来一个时钟信号其状态就翻转(fn zhun)一次；当T=0时，无论时钟信号是否有效，其状态都保持不变。把JK触发器的两个输入端合并为一个输入端T，得到T触发器。v把JK触发器的两个输入端并在一起接

41、高电平（或者把T触发器的T接高电平），得到T触发器， CP=0时保持；CP=1时翻转第56页/共117页第五十七页，共118页。58第57页/共117页第五十八页，共118页。59第58页/共117页第五十九页，共118页。CPSRQ_ QKJQQSRCP主JKCP从QQRSG7G8G5G6G3G4G1G2v由2个同样的钟控RS触发器构成(guchng)，主触发器与从触发器的CP反相；v将Q和/Q作为一对附加的控制信号接回到输入端。主触发器主触发器了解(lioji)即可从触发器从触发器QQJK CP60第59页/共117页第六十页，共118页。QQSRCP主JKCP从QQRSQn+1Qn+1J

42、 KCPCP=10 00 11 01 100Q n100 11001010111Q nQn01Qn保持保持(boch)置置0 置置1翻转翻转(fn zhun)61v 若JK=00 ，当CP=1 时，触发器保持原态不变，Qn+1=Qn；v 若JK=01，当CP=1 时，主触发器置0，待CP=0后从触发器也置0，Qn+1=0；v 若JK=10，当CP=1 时，主触发器置1，待CP=0后从触发器也置1，Qn+1=1；v 若JK=11，当CP的下降沿到达时，JK触发器的状态翻转。（1）Qn =1 ，Qn+1=0；（2）Qn =0 ，Qn+1=1。第60页/共117页第六十一页，共118页。CPSRQ_

43、 QKJG7G8G5G6G3G4G1G262v若JK=11，需要考虑2种情况：v（1）Qn =1 ，门G7被/Q端的低电平封锁(fn su)，当CP=1 时，仅G8输出低电平信号，故G6 输出/ Q= 1（R=1），G5输出Q=0（S=0），主触发器置0；待CP=0后从触发器也置0，Qn+1=0；v（2）Qn =0 ，门G8被Q端的低电平封锁(fn su)，当CP=1 时，仅G7输出低电平信号，故G5输出Q= 1 （S=1） ， G6输出/ Q= 0（R=0），主触发器置1；待CP=0后从触发器也跟着置1，Qn+1=1。（1）Q =1 （2）Q =0 0010SR0v若JK=11，无论(wln

44、)Qn为1或0，当CP的下降沿到达时，JK触发器的状态都翻转。第61页/共117页第六十二页，共118页。63Qn+1=JQn+KQn特性特性(txng)方程方程01J= K=0J=0 K= J=1 K= J= K=1状态转换图时序图CPJK123主主Q n+1从从Qn+1置1，只翻转(fn zhun)1次CP下降沿时动作1001置0，只翻转1次第62页/共117页第六十三页，共118页。64v只要保证在CP=1期间首次出现(chxin)的输入信号是正确的，则主从触发器的输出肯定是正确的。第63页/共117页第六十四页，共118页。QQSRCP主JKCP从QQRSQ n+1Q n+1Qn+10

45、0100111 0100CP下降(xijing)沿时动作只翻转(fn zhun)1次CPJK12365第1个CP为“1”期间，开始J=1，K=0，主触发器置1；从触发器不动，Q仍为0；当J=0，K=1，主触发器并没有置0，因为Q=0反馈到G8门的输入端，使主触发器保持1； 在CP下降沿，从触发器动作，Q 变为1在在CP=1期间，无论期间，无论J、K的状态变化多少次，的状态变化多少次，Q 的状态只变化一的状态只变化一次；次；从触发器不动，从触发器不动，Q的状态不发生变化的状态不发生变化。当。当CP，从触发器与，从触发器与主触发器的状态相一致，此时的主触发器的状态相一致，此时的J、K状态有可能不符

46、合功能表。状态有可能不符合功能表。第2个CP为“1”期间， J=0，K=1，主触发器置0，Q变为0，从触发器不动，Q仍为1；接着JK变为10，由于主触发器只翻转一次，所以Q保持0。假设触发器初态为0，即Q=0，Q=0。 第64页/共117页第六十五页，共118页。66第65页/共117页第六十六页，共118页。67v在CP=1期间，J、K不允许变化！如果J、K在CP1期间变化的话，触发器的状态就不满足(mnz)功能表。vJK触发器抗干扰能力差。v使用主从JK触发器时，CP=1的宽度不宜过大， 应以窄正脉冲、宽负脉冲的CP为宜。第66页/共117页第六十七页，共118页。68v钟控（电位）触发器

47、：具有结构简单的优点；但是当CP1时，输入数据的变化会直接引起输出(shch)状态的变化，因此用它来组成计数器或者移位寄存器就会造成空翻的现象，所以只能做锁存器。v主从触发器：为了解决钟控FF空翻的现象，提出了主从FF。虽然主从触发器解决了钟控FF的空翻现象，但存在一次翻转问题，降低了抗干扰的能力。为此，提出了边沿FF。v边沿触发器：边沿触发器的次态仅仅取决于CP下降沿（或上升沿）到达时刻输入信号的状态，而在这之前和之后输入状态的变化对触发器的次态没有影响抗干扰能力强。v边沿触发的种类v利用FF内部门电路的延迟时间不同来实现边沿触发：负边沿J-K FF。v利用直流反馈原理（维持阻塞）：正边沿触

48、发的D FF 第67页/共117页第六十八页，共118页。69 1& 1&QQJCPKJCPKQQ1J1KC1边沿(binyn)JK触发器电路结构基本RS触发器触发引导第68页/共117页第六十九页，共118页。1、CP=0时时门门1、2输出为输出为1，门，门A、D封锁封锁(fn su)；故门；故门B和和C构成基构成基本本RS触发器触发器11/SD=1，/RD=1，保持功能，保持功能(gngnng)， Qn+1=Qn，与，与J、K输入无关输入无关+AB+CDQQCPJK12001170QQBCSDRD0第69页/共117页第七十页，共118页。2、CP=1时时+AB+CDQQJ

49、K12若：若：Qn=00011则；则；Qn+1=0若：若：Qn=11100则；则；Qn+1=1保持保持(boch)功能，功能， Qn+1=Qn ，且与且与J、K的值无关的值无关+AB+CDQQCPJK1271门门A和和D的输入的输入(shr)分别为分别为/Q和和Q111第70页/共117页第七十一页，共118页。u 边沿边沿JK触发器能够触发器能够(nnggu)工作的前提条件：工作的前提条件：门门A、D的开启快于门的开启快于门1、2的开启；门的开启；门A、D的关闭快的关闭快于门于门1、2的关闭的关闭门门1、2的传输延迟时间大于门的传输延迟时间大于门A、D的翻转时间。的翻转时间。+AB+CDQQ

50、CPJK1272第71页/共117页第七十二页，共118页。+B+CQQJK123、CP时，门时，门A、D先关闭，但门先关闭，但门1、2还未关闭，还未关闭，J、K的状态从门的状态从门1、2输输出，通过门出，通过门B、C进入基本进入基本RS触发器触发器完成的是钟控完成的是钟控JK触发器的功能。触发器的功能。之后，门之后，门1、2关闭，输出关闭，输出1，/SD、/RD=1，使触发器执行保持功能，使触发器执行保持功能即使即使J、K状态再发生变化也不会状态再发生变化也不会(b hu)影响触发器的状态，保证了触发器工影响触发器的状态，保证了触发器工作稳定、可靠，增强了触发器的抗干扰能力。作稳定、可靠，增

51、强了触发器的抗干扰能力。+AB+CDQQCPJK12BCQQJK121173SDRD第72页/共117页第七十三页，共118页。vCP时，门时，门A、D先关闭，但门先关闭，但门1、2还未关闭（仍可看作还未关闭（仍可看作CP为高电平）为高电平）v若若JK=00，则，则G1、G2 输出输出/SD、/RD=11， Qn+1=Qn ，保持，保持(boch)功能。功能。v若若JK=11，翻转功能，翻转功能v若若Q初态为初态为0，反馈到门，反馈到门2的输入端，的输入端，使使/RD=1；/Q=1，反馈到门，反馈到门1的输入的输入端，使端，使/SD=0，置，置1，使，使Qn+1=1，/Qn+1=0，然后门，然

52、后门1 、2关闭；关闭；v若若Q初态为初态为1，反馈到门，反馈到门2的输入端，的输入端，使使/RD=0；/Q=0，反馈到门，反馈到门1的输入的输入端，使端，使/SD=1，置，置0，使，使Qn+1=0，/Qn+1=1，然后门，然后门1 、2关闭。关闭。7411BCQQJK12SDRDCP00111010u若若JK=10，Qn+1=1，/Qn+1=0，置，置1功能功能(gngnng)。u若若JK=01，Qn+1=0，/Qn+1=1，置，置0功能功能(gngnng)。0011第73页/共117页第七十四页，共118页。75CP J K Qn+1功能功能 0 x x 1 x x 0 0 0 1 1 0

53、 1 1QnQnQn 01Qn保持保持保持保持保持保持置置0置置1翻转翻转CP=0或1时，保持(boch)功能第74页/共117页第七十五页，共118页。76时序时序(sh x)图（在图（在CP时刻按照时刻按照JK FF特性画出特性画出FF的次态）的次态）CPJK Q特性方程特性方程v这种利用门电路传输延迟的差异而引导触发的边沿这种利用门电路传输延迟的差异而引导触发的边沿JK触发器，从工作原理来触发器，从工作原理来说，是稳定和可靠的。它的状态变化，仅仅取决于说，是稳定和可靠的。它的状态变化，仅仅取决于CP下降沿达到时刻下降沿达到时刻(shk)的输入信号（的输入信号（J、K）的状态。因此，增强了

54、抗干扰能力。）的状态。因此，增强了抗干扰能力。0011保持0翻转置110置001第75页/共117页第七十六页，共118页。77CT7479逻辑符号逻辑符号JCPK1Q1Q1J1K1CSDRD1R1SJCPK2Q2Q2J2K2CSDRD2R2S异步置0异步置1保持置0置1翻转01Qn01Qnx x xx x x 0 0 0 1 1 0 1 10 11 01 11 11 11 1功能Qn+1CP J KRD SDCT7479功能表功能表第76页/共117页第七十七页，共118页。78vCT7472的元件符号(fho)v主从结构的JK触发器，J3 、 J2、J1是3个具有与逻辑关系的J输入端， K

55、3 、 K2、K1是3个具有与逻辑关系的K输入端v将其作为下降沿触发的JK触发器来设计vCT7472的特性(txng)表异步复位异步置位不允许保持置0置1翻转01xQn01QnX X XX X XX X X 0 0 0 1 1 0 1 10 11 00 01 11 11 11 1功能Qn+1CP J KRD SDv 设计分析w根据特性表，分3种情况，适合用if-else语句来描述/RD=0时异步复位（异步复位优先级最高）/SD =0时异步置位CP下降沿到来时完成JK FF的功能（4种功能，适于用case语句来描述）第77页/共117页第七十八页，共118页。79module CT7472(RD

56、N,J1,J2,J3,CPN,K1,K2,K3,SDN,Q,QN); input RDN,J1,J2,J3,CPN,K1,K2,K3,SDN; output Q,QN; reg Q,QN; wire J_SIG,K_SIG; assign J_SIG = J3 & J2 & J1; assign K_SIG = K3 & K2 & K1; always (negedge RDN or negedge SDN or negedge CPN) begin if (!RDN) begin Q = 1b0; QN = 1b1; end /异步复位异步复位(f wi) e

57、lse if (!SDN) begin Q = 1b1; QN = 1b0; end /异步置位异步置位 else case (J_SIG,K_SIG) 2b00: begin Q = Q; QN = QN; end /保持保持2b01: begin Q = 1b0; QN = 1b1; end /置置02b10: begin Q = 1b1; QN = 1b0; end /置置12b11: begin Q = !Q; QN = !QN; end /翻转翻转 endcase endendmodule 采用(ciyng)行为描述方式第78页/共117页第七十九页，共118页。8000111001

58、下降(xijing)沿触发第79页/共117页第八十页，共118页。81置0阻塞(zs)线置1维持线置0维持线了解功能即可u在D=1时，置1维持线和置0阻塞线能保证使G1、G2构成的基本RS触发器/SD=0、/RD=1，触发器置1，保证CP1期间不发生空翻（干扰D=0使Q变为0）。u 当D0时，置0维持线保证G1、G2构成的基本RS触发器/SD=1、/RD=0，触发器置0，从而保证CP1期间不发生空翻（使干扰D=1不至于使Q变为1）。 &QQSDRDCPD1D2G1G2G3G6G5G4基本RS触发器SDRD维持阻塞D触发器电路结构第80页/共117页第八十一页，共118页。82异步置0

59、异步置1置0置10101X X X X 0 10 11 01 11 1功能Qn+1CP DRD SD特性(txng)方程时序图（初态时序图（初态=0）CPD维持阻塞维持阻塞Q锁存器锁存器Qv对于维持阻塞(zs)D触发器，当CP上升沿到来时，Q=D；v对于D锁存器（钟控D触发器），当CP为1期间，Q=D。 如何进行HDL设计？特点：特点：CP正跳变正跳变时，触发器才时，触发器才接受输入接受输入数据；数据； CP1、CP0及及CP期间，期间，保持原态保持原态，输入数据变，输入数据变化不会影响触发器状态化不会影响触发器状态。CP1Q1Q1CSDRD1R1S&D1D2第81页/共117页第八十

60、二页，共118页。83v边沿触发器为使数据可靠接收，输入数边沿触发器为使数据可靠接收，输入数据必须比约定时钟跳变提前到达输入端。据必须比约定时钟跳变提前到达输入端。电位触发器，只要电位触发器，只要CP为约定电平，数为约定电平，数据到来后立即被接收；但若输入数据在据到来后立即被接收；但若输入数据在CP有效期间撤除，则触发器状态也随有效期间撤除，则触发器状态也随之改变之改变(gibin)，故若要保持电位触，故若要保持电位触发器状态不变，应使输入数据延迟到发器状态不变，应使输入数据延迟到CP的约定电平消失后再撤除（如绿色的约定电平消失后再撤除（如绿色线条所示）。线条所示）。v电位触发器，在CP的约定(yudng)电平期间出现在数据输入端的干扰信号易被接收。边沿触发器，在CP=0 及CP=1 期间出现在输入端的正向及负向干扰信号均不会被接收边沿触发器抗干扰能力强！v用边沿触发器组成计数