第2章微处理器

1、第第2章章 微处理器微处理器l微处理器，又称中央处理单元（Central Processing Unit,CPU)是采用大规模（LSI）或超大规模集成电路（VLSI）技术制成的半导体芯片。它将控制单元，寄存器组，算术逻辑单元（ALU）及内部总线集成在芯片上，组成具有运算器和控制器功能的部件。2.1 8086微处理器的结构微处理器的结构l8086是Intel系列的第三代16位微处理器，采用了HMOS高密度工艺，每片集成4万多只晶体管，单一+5v电源，主频为5MHz/10MHz。它的内部和外部的数据总线宽度是16位，地址总线宽度20位，可导址空间达220，即1MB。2.1.1 8086的功能结构的

2、功能结构l 8086微处理器的内部功能结构（如图）由两个独立的工作部件执行部件EU（Execution Unit）和总线接口部件BIU（Bus Interface Unit）构成 ：1. 执行部件EU：由运算器、寄存器组、控制器等组成，负责指令的执行 2.总线接口部件BIU：由指令队列、地址加法器、总线控制逻辑等组成，负责与系统总线打交道数据寄存器数据寄存器指针指针和变和变址寄址寄存器存器AH ALBH BLCH CLDH DL SPBPSIDIAXBXCXDX暂存寄存器暂存寄存器ALU标志寄存器标志寄存器FR EU控制器控制器ALU数据总线数据总线 （16位）位）指令队列缓冲器指令队列缓冲器

3、1 2 3 4 5 6总线总线控制控制逻辑逻辑8086总线总线地址加法器地址加法器 CS DS SS ES IP内部暂存器内部暂存器AB(20位位)执行部件（执行部件（EU）总线接口部件（总线接口部件（BIU）DB(16位位)（8位）位）队列总线队列总线 8086CPU的内部功能结构框图1.执行部件执行部件EUl (1)EU的功能：lA. 从BIU的指令队列缓冲器中取出指令，由EU控制器的指令译码器译码产生相应的操作控制信号给各部件lB. 对操作数进行算术运算和逻辑运算，并将运算结果的状态特征保存到状态寄存器FR中lC. EU不直接与CPU外部系统相连，当需要与主存储器或I/O设备交换数据时，

4、EU向BIU发出命令，并提供给BIU16位有效地址及所需传送的数据l(2)执行部件EU的组成lA. EU由算术逻辑单元ALUlB. 通用数据寄存器组lC. 地址指针和变址寄存器lD. 标志寄存器lE. 数据暂存寄存器lF. EU控制器组成l（3）EU的特点：lA.通用数据寄存器AX，BX，CX，DX，既可以作16位寄存器使用，也可以分成高、低8位分别作两个8位寄存器使用。地址指针BP，SP和变址寄存器SI，DI都是16位寄存器。lB.ALU的核心是16位二进制加法器lC.16位状态标志寄存器（7位未用）存放操作后的状态特征和设置的控制标志。如下图所示：lD.EU控制器是执行指令的控制电路，实现

5、从队列中取指令、译码、产生控制信号等。D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 CFPFAFZFSFTFIFDFOFPSW 2.总线接口部件BIUl(1) BIU的功能的功能:l1) BIU从主存取指令送到指令队列缓冲器l2) CPU执行指令时，总线接口单元要配合EU从指定的主存单元或外设端口中取数据，将数据传送给EU或把EU的操作结果传送到指定的主存单元或外设端口中l3) 计算并形成访问存储器的20位物理地址l(3)BIU的组成:l1) 4个16位段寄存器l2) 16位指令指针寄存器l3) 20位物理地址加法器l4) 6字节指

6、令队列及总线控制逻辑l (3)BIU的特点：l1) 指令队列是由6个字节的寄存器组成（8088指令队列由4个字节组成），采用“先进先出”原则。l2) 地址加法器是用来产生20位存储器物理地址的。物理地址的计算公式为：l物理地址(20位)= 段基址(16位)16+ 偏移地址(16位)l3) 8086分配20条引脚线分时传送20位地址，16位数据和4位状态信息。2.1.2 8086的寄存器结构的寄存器结构l8086CPU内部设有三组信息寄存器（通用数据寄存器组，地址指针和变址寄存器，段寄存器组）和一个标志寄存器（指令指针寄存器IP）。1.通用数据寄存器通用数据寄存器lEU中设置了四个16位通用寄存

7、器，它们分别是AX,BX,CX和DX。它们可以拆成两个独立的8位寄存器使用。通用寄存器可参与算术和逻辑运算，但它们还有各自特殊的用途。l它们的具体用法如图所示：寄存器寄存器一般用法一般用法 隐含用法隐含用法 AXAX 16 16位累加器位累加器（Accumulator)Accumulator)字乘时提供一个操作数并存放积的低字字乘时提供一个操作数并存放积的低字; ;字除时提供被字除时提供被除数的低字并存放商除数的低字并存放商ALALAXAX的低的低8 8位位字节乘时提供一个操作数并存放积的低字节；字节除时字节乘时提供一个操作数并存放积的低字节；字节除时提供被除数的低字节并存放商；提供被除数的低

8、字节并存放商；BCDBCD码运算指令和码运算指令和XLATXLAT指令中作累加器；字节指令中作累加器；字节I/OI/O操作中存放操作中存放8 8位输入位输入/ /输出数据输出数据AHAHAXAX的高的高8 8位位字节乘时提供一个操作数并存放积的高字节；字节除时字节乘时提供一个操作数并存放积的高字节；字节除时提供被除数的高字节并存放余数；提供被除数的高字节并存放余数；LAHFLAHF指令中充当指令中充当目的操作数目的操作数BXBX基址基址(Base)(Base)寄存器寄存器, ,支支持多种寻址持多种寻址, ,常用常用作地址寄存器作地址寄存器XLATXLAT指令中提供被查表格中源操作数的间接地址指

9、令中提供被查表格中源操作数的间接地址CXCX 16 16位计数器位计数器（CounterCounter）串操作时用作串长计数器；循环操作中用作循环次数计串操作时用作串长计数器；循环操作中用作循环次数计数器数器CLCL8 8位计数器位计数器移位或循环移位时用作移位次数计数器移位或循环移位时用作移位次数计数器DXDX1616位数据（位数据（DataData）寄）寄存器存器在间接寻址的在间接寻址的I/OI/O指令中提供端口地址；字乘时存放积指令中提供端口地址；字乘时存放积的高字，字除时提供被除数高字并存放余数的高字，字除时提供被除数高字并存放余数表表2-1 80862-1 8086中通用寄存器的一般

10、用法和隐含用法中通用寄存器的一般用法和隐含用法2.指针及变址寄存器（4个16位寄存器）lEU中有两个地址指针寄存器和两个变址寄存器，它们分别为：lSP（Stack Pointer），堆栈指针寄存器lBP（Base Pointer），基址指针寄存器lSI （Source Index），源变址寄存器lDI （Destination Index），目的变址寄存器l它们的应用如图所示：寄存器寄存器一般用法一般用法隐含用法隐含用法SPSP堆栈指针（堆栈指针（Stack PointerStack Pointer），与），与SSSS配合指示堆栈栈顶的位置配合指示堆栈栈顶的位置压栈、出栈操作中指示栈顶压栈、出

11、栈操作中指示栈顶BPBP基址指针（基址指针（Base PointerBase Pointer），它支持），它支持间接寻址、基址寻址、基址加变址等间接寻址、基址寻址、基址加变址等多种寻址手段。在子程序调用时，常多种寻址手段。在子程序调用时，常用它来取压栈的参数用它来取压栈的参数SISI源变址（源变址（Source IndexSource Index）寄存器。它）寄存器。它支持间接寻址、变址寻址、基址加变支持间接寻址、变址寻址、基址加变址寻址等多种寻址址寻址等多种寻址串操作时用作源变址寄存器，指串操作时用作源变址寄存器，指示数据段（段默认）或其他段示数据段（段默认）或其他段（段超越）中源操作数的偏

12、移地（段超越）中源操作数的偏移地址址DIDI目的变址（目的变址（Destination IndexDestination Index）寄）寄存器。它支持间接寻址、变址寻址、存器。它支持间接寻址、变址寻址、基址加变址寻址等多种寻址基址加变址寻址等多种寻址串操作时用作目的变址寄存器，串操作时用作目的变址寄存器，指示附加段（段默认）中目的操指示附加段（段默认）中目的操作数的偏移地址作数的偏移地址表表2-2 80862-2 8086中地址寄存器的一般用法和隐含用法中地址寄存器的一般用法和隐含用法l8086寄存器的特别说明：l(1)8086的堆栈及堆栈操作有以下特点：双字节操作。即每次进、出栈的数据均为

13、两字节。且高位字节对应高地址，低位字节对应低地址。无论是源操作数还是目的操作数，也无论是存储器操作数还是寄存器操作数，都必须按这个原则执行。堆栈向低地址方向生成。数据每次进栈时堆栈指针SP向低地址方向移动(减2)；反之，数据出栈时，SP向高地址方向移动(加2)l(2)BP、BX都被称为基址指针，但两者用法不同。BP只能寻址堆栈段(段缺省)，不允许段跨越；BX可以寻址数据段(段缺省)，也可以寻址附加段(段跨越)。l(3)由于大多数算术和逻辑运算中又可以使用BP、SP和变址寄存器，因而也将这4个寄存器归入通用寄存器组。使用中应该注意这4个寄存器只能用于16位的存取操作3.段寄存器段寄存器l8086

14、CPU中有4个段寄存器，用于存放当前程序所用的各段的起始地址，也称为段的基地址。l1.代码段寄存器CS（Code Segment）l其内容左移4位再加上指令指针IP的内容，就形成下一条要执行的指令存放的实际物理地址。l2.数据段寄存器DS（Data Segment）lDS中的内容左移4位再加上按指令中存储器寻址方式计算出来的偏移地址，即为数据段指定的单元进行读写的地址。l3.堆栈段寄存器SS（Stack Segment）l堆栈是按“后进先出”原则组织的一个特别存储区。操作数的存放地址是由SS的内容左移4位再加上SP的内容而形成的。l4.附加段寄存器ES（Extended Segment）l附加

15、段是在进行字符串操作时作为目的区地址使用的一个附加数据段。在字符串操作指令中SI作为源变址寄存器，DI作为目的变址寄存器，其内容都是偏移地址。 SP，BP，SI，DI与段寄存器联用说与段寄存器联用说明明l（1）SP,BP与SS联用确定堆栈段中某一存储器单元的地址，SP用来表示栈顶的偏移地址，BP可作为堆栈区中的一个基地址以便访问堆栈中的其他信息。l（2）SI,DI与DS联用确定数据段中某一存储器单元的地址，SI和DI有自动增量和自动减量的功能。在串处理指令中，SI和DI作为隐含的源变址和目的变址寄存器，SI和DS联用，DI和ES联用，分别达到在数据段和附加段中寻址的目的。l（3）DF为1，SI

16、、DI减量，由高地址向低地址处理；DF为0，SI、DI增量，由低地址向高地址处理4.指令指针寄存器和标志寄存器指令指针寄存器和标志寄存器l（1）指令指针寄存器IPl指令指针寄存器IP是一个16位的表示地址指针的寄存器 l（2）标志寄存器FR（Flag Register）l标志寄存器也称为程序状态字PSW（Program Status Word）寄存器，它是一个16位的标志寄存器，但仅使用其中的9位。其中CF,OF,AF,ZF,SF,PF为6个状态标志位；DF，IF和TF为3个控制标志位。如下图所示：D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2

17、D1 D0CFPFAFZFSFTFIFDFOFPSW 图图2-2 8086CPU标志寄存器标志寄存器 l状态信息由中央处理机根据计算机的结果自动状态信息由中央处理机根据计算机的结果自动设置，设置，6位状态位的意义说明如下：lOF（OverFlag）溢出标志：溢出为1lSF（SignFlag）符号标志：负为1，取最高有效位lZF（ZeroFlag）零标志：是0为1lCF(CarryFlag)进位标志：右进位为1lAF(AuxiliaryFlag)辅助进位标志：第3位右进位置1(半字节）lPF(ParityFlag)奇偶进位标志：结果中1的个数位为偶数置1。l控制信息由系统程序或用户程序根据需要用

18、指控制信息由系统程序或用户程序根据需要用指令设置，控制标志（令设置，控制标志（3个）：个）：lDF(Direction Flag)方向标志：方向标志：DF为为1，SI、DI减减量，由高地址量，由高地址 向低地址处理；向低地址处理；DF为为0，SI、DI增增量，由低地址向高地址处理量，由低地址向高地址处理lIF(Interupt Flag )中断标志：中断标志： IF为为1时允许中断时允许中断lTF(Trap Flag)陷阱标志（陷阱标志（ 又叫跟踪标志）：每执又叫跟踪标志）：每执行一条指令就引起一个内部中断。用于单步方式操行一条指令就引起一个内部中断。用于单步方式操作，作，TF为为1，指令执行

19、完后产生陷阱，由系统控制，指令执行完后产生陷阱，由系统控制计算机；计算机；TF为为0，CPU不产生陷阱，正常工作不产生陷阱，正常工作.例题例题l例1: MOV AX, 1l MOV BX, 2l ADD AX, BXl 指令执行后，(AX)=3, OF=0, CF=0, ZF=0, SF=0l例2: MOV AX, FFFFHl MOV BX, 1l ADD AX, BXl 指令执行后，(AX)=0, OF=0, CF=1, ZF=1, SF=02.1.3 8086的工作模式和引脚特性l1.芯片引脚特性的描述l引脚的功能l即引脚信号的定义l信号的有效电平l指控制引脚使用有效时的逻辑电平。低电平

20、有效的引脚名字上面加有一条横线，引脚名字上无横线者为高电平有效。另有一些引脚高、低电平均有效，分别表示不同的状态或数值。还有些引脚信号为边沿有效。l信号流向l芯片与其他部件的联系全靠在引脚上传送信息，这些信息可能自芯片向外输出，也可能从外部输入到芯片，还可能是双向的。l引脚的复用l为了以少量引脚提供更多的功能，会采用引脚复用的做法。l三态能力l “三态”能力是指有些引脚除了能正常输出或输入高、低电平外，还能输出高阻状态。当它输出高阻状态时，表示芯片实际上已放弃了对该引脚的控制，使之“浮空”。这样，与总线相连接的其它设备就可以获得对总线的控制权，系统转为接受总线的设备控制下工作。2.的工作模式的

21、工作模式l8086有两种工作模式：最小模式和最大模式。l（1）8086系统处于最小模式，就是系统中的CPU只有8086单独一个处理器。在这种系统中，所有总线控制信息都直接由8086产生，系统中总线控制逻辑电路被减到最少，这些特征就是最小模式名称的由来。最小模式适合于较小规模的系统。l（2）在最大模式系统中有多个微处理器，其中必有一个主处理器8086，其他处理器称为协处理器或辅助处理器，承担某一方面的专门工作。3. 8086的引脚特性VCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S

22、2)DT/R(S1)DEN(S0)ALE(QS1)INTA(QS0)TESTREADYRESETGNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND1234567891011121314151617181920403938373635343332313029282726252423222180868086有有4040个引脚，其个引脚，其中中第第33 33 （最小（最小/ /最大最大模式）模式）脚很关键，它脚很关键，它是一条输入线，可以是一条输入线，可以加高电平，也可以加加高电平，也可以加低电平，由该线所加低电平，由

23、该线所加电平的高或低电平决电平的高或低电平决定定24-3124-31引脚的功能引脚的功能（24-3124-31引脚的功能取引脚的功能取决于决于80868086工作在最小工作在最小模式还是最大模式）模式还是最大模式）其他引脚不受第其他引脚不受第3333引引脚的影响，我们把这脚的影响，我们把这部分引脚称为一般引部分引脚称为一般引脚。脚。最小模式引脚的功能定义直接点击相关引脚进入说明最大模式最大模式l在最小模式系统中，全部控制信号由在最小模式系统中，全部控制信号由80868086提供提供1)/(MN MX1,8086MN MX0,8086MN MX最小最大模式）：输入，高，低电平均有效系统设置为最小

24、模式；设置为最大模式。引脚图引脚图lVCC，GND（电源，地）：输入（电源，地）：输入l 8086 VCC接入的电压为接入的电压为+5V10%l GND有两条（有两条（1，20脚）脚）ll该时钟信号的占空比为33%（即1/3周期为低电平，2/3周期为高电平）。l 系统时钟为CPU和总线控制逻辑电路提供了时序基准（定时手段）。引脚图引脚图lAD15-AD0（地址/数据）：分时复用的存储器或端口的地址/数据总线。l传送地址时为单向的三态输出，传送数据时可双向三态输入/输出。l在总线周期的T1状态，输出要访问的存储器或I/O端口的地址；T2状态浮置成高阻状态，为传输数据做准备； 在T3状态，用于传输

25、数据；T4状态，结束总线周期。l当CPU响应中断，DMA方式时，这些线处于浮空状态（高阻态）。l注：直接存储器存取(DMA)方式，使数据的传送不经过CPU，由DMA控制器来实现内存与外设，或外设与外设之间的直接快速传送。引脚图引脚图lA19-A16是地址的高4位，在T1输出地址。lS6-S3是CPU的状态信号，在T2-T4时输出CPU状态l当访问存储器时，T1输出的A19-A16与AD15-AD0组成20位地址信号l而访问I/O端口时 A19-A16=0000，AD15-AD0为16位地址信号l状态信号的S6=0，表示当前8086与总线相连lS5标志中断允许IF的状态lS4和S3组合指示当前使

26、用的段寄存器（00，01，10，11）分别指ES，SS，CS，DSl在进行DMA方式时， A19-A16/S6-S3浮空引脚图引脚图7115824770/(TBHE8DDTTSSBHEABHE S 数据线高位开放状态）：复用线，输出，三态在 状态，输出信号，表示高 位数据线上的数据有效；在状态，输出状态信号（作备用状态信号，未用）和组合起来表示当前数据在总线上的格式，如下表：BHEBHEA A0 0操操 作作所用数据引脚所用数据引脚0 00 0从偶地址读从偶地址读/ /写一个字写一个字ADAD1515ADAD0 01 10 0从偶地址读从偶地址读/ /写一个字节写一个字节ADAD7 7ADAD

27、0 00 01 1从奇地址读从奇地址读/ /写一个字节写一个字节ADAD1515ADAD8 80 01 11 10 0从奇地址读从奇地址读/ /写一个字（分两个总线周期写一个字（分两个总线周期实现，首先作奇字节读实现，首先作奇字节读/ /写，然后作偶字写，然后作偶字节读节读/ /写）写）ADAD1515ADAD8 8ADAD7 7ADAD0 0引脚图引脚图lALEALE（Address Latch EnableAddress Latch Enable）是是80868086在每个在每个总线周期的总线周期的T T1 1状态时发出的，作为地址锁存器状态时发出的，作为地址锁存器的选通信号，表示当前地址

28、的选通信号，表示当前地址/ /数据复用线上输数据复用线上输出的是地址信息，要求进行地址锁存，注意出的是地址信息，要求进行地址锁存，注意ALEALE端不能被浮空。端不能被浮空。引脚图引脚图lRD =0，表示8086为存储器或I/O端口读操作。当DMA时，此线浮空。lWR=0，表示8086为存储器或I/O端口写操作。当DMA时，此线浮空。l具体到底是读取存储器某地址单元的内容还是某输入设备输入端口的内容，这取决于M/ IO信号。l在最小模式中，信号M/IO、 WR、RD组合起来决定了系统中数据传送方式引脚图引脚图M/IOIOM/IO1,CPUM/IO 0,CPUIODMA用于指示是存储器还是 访问

29、。表示与存储器之间数据传输； 表示和 设备之间数据传输。当时，此线浮空。引脚图引脚图DEN8086DT RDENDT R 1,DT R 0,DMA是提供给数据收发器的选通信号； 是控制其数据传输方向的信号。如果有效，表示允许传输，此时， 进行数据发送； 进行数据接收。在下，它们被置为浮空。引脚图引脚图lRESET引起处理器立即结束现行操作。lCPU结束当前操作后，对状态标志寄存器、IP、DS、lSS、ES清零，而将CS设置为0FFFFH。l当RESET=0时，CPU从0FFFFH开始执行程序。引脚图引脚图lREADY-准备好信号线，输入，高电平有效。准备好信号线，输入，高电平有效。l当当REA

30、DY=1时，表示内存或时，表示内存或I/O设备准备就绪，设备准备就绪，马马 上可以进行依次数据传输。上可以进行依次数据传输。lCPU在每个总线周期的在每个总线周期的T3状态开始对状态开始对READY进行采样，如进行采样，如READY=0，CPU在在T3之后，自之后，自动插入一个或几个等待状态动插入一个或几个等待状态TW。一旦一旦READY=1，才进入才进入T4状态，完成数据传输过状态，完成数据传输过程，从而结束当前总线周期。程，从而结束当前总线周期。引脚图引脚图lTEST-等待测试信号，输入。用于多处理器系统中，且只有在执行WAIT指令时才使用。l当CPU执行WAIT指令时，它就进入空转的等待

31、状态，每隔5个时钟周期对该线的输入进行一次测试。l若TEST=1，则CPU将停止取下条指令而继续等待，直至TEST=0。_引脚图引脚图lNMI（Non-Maskable Interrupt）中断请求不受中断允许标志位的影响，也不能用软件进行屏蔽l只要此信号一有效，CPU就在现行指令结束后立即响应中断，进入非屏蔽中断处理程序 引脚图引脚图lINTR可屏蔽中断请求：输入，高电平有效。l当INTR=1，表示外设提出了中断请求。lCPU在执行每条指令的最后一个时钟周期采样此信号，若INTR=1且IF=1（中断允许），则响应中断。l所谓中断，是指在CPU正常运行程序时，由于内部事件、外部事件或由程序预先

32、安排的事件所引起的CPU暂时停止正在运行的程序，而转去执行请求CPU服务的内部/外部事件或预先安排事件的服务程序，待服务程序处理完毕后又返回去继续执行被暂停的程序，这个过程称为中断 引脚图引脚图lINTA（Interrupt Acknowledge）有效表示对INTR的外部中断请求作出响应，进入中断响应周期。 lINTA信号实际上是位于连续周期中的两个负脉冲，在每个总线周期的T2、T3和TW状态， INTA端为低电平。第一个负脉冲通知外部设备的接口，它发出的中断请求已经得到允许；外设接口收到第二个负脉冲后，往数据总线上放中断类型码（中断向量号），从而CPU便得到了有关此中断请求的详尽信息。_引

33、脚图引脚图lHLDAHLDA（Hold AcknowledgeHold Acknowledge）lHOLDHOLD和和HLDAHLDA是一对配合使用的总线联络信号。当系统中的其他总是一对配合使用的总线联络信号。当系统中的其他总线主控部件要占用总线时，向线主控部件要占用总线时，向CPUCPU发发HOLD=1HOLD=1总线请求。总线请求。l如果此时如果此时CPUCPU允许让出总线，就在当前总线周期完成时，发允许让出总线，就在当前总线周期完成时，发HLDA=1HLDA=1应答信号，且同时使具有三态功能的地址应答信号，且同时使具有三态功能的地址/ /数据总线和控制总线处数据总线和控制总线处于浮空，表

34、示让出总线。于浮空，表示让出总线。l总线请求部件收到总线请求部件收到HLDA=1HLDA=1后，获得总线控制权，在这期间，后，获得总线控制权，在这期间，HOLDHOLD和和HLDAHLDA都保持高电平。当请求部件完成对总线的占用后，都保持高电平。当请求部件完成对总线的占用后，HOLD=0HOLD=0总线请求撤消，总线请求撤消，CPUCPU收到后，也将收到后，也将HLDA=0HLDA=0。这时，这时，CPUCPU又恢复了对又恢复了对地址地址/ /数据总线和控制总线的占有权。数据总线和控制总线的占有权。 引脚图引脚图最大模式引脚的功能定义最大模式引脚的功能定义VCCAD15A16/S3A17/S4

35、A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS1)INTA(QS0)TESTREADYRESETGNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND12345678910111213141516171819204039383736353433323130292827262524232221lMN/MX=0MN/MX=0，80868086系统设置为最大模式系统设置为最大模式l在最大模式下，许多

36、总线控制信号不是由在最大模式下，许多总线控制信号不是由80868086直接产直接产生的，而是通过总线控制器生的，而是通过总线控制器82888288产生产生_返回返回lS0，S1，S2 的组合表示CPU总线周期的操作类型。l8288总线控制器依据这三个状态信号产生相关访问存储器和I/O端口的控制命令。l下表给出S2，S1，S0对应的数据传输过程的类型。_S S2 2 S S1 1 S S0 0 操作过程操作过程0 0 00 0 00 0 10 0 10 1 00 1 00 1 10 1 11 0 01 0 01 0 11 0 11 1 01 1 01 1 1 1 1 1 发出中断响应信号发出中断

37、响应信号读读I/OI/O端口端口写写I/OI/O端口端口暂停暂停取指令取指令读存储器（内存）读存储器（内存）写存储器（内存）写存储器（内存）无源状态（不起作用）无源状态（不起作用） 返回返回lQSQS1 1，QSQS0 0 指令队列状态指令队列状态l QS QS1 1，QSQS0 0组合起来提供前一个时钟周期（指总线周期组合起来提供前一个时钟周期（指总线周期的前一个状态）中指令队列的状态标志，以便让外部的前一个状态）中指令队列的状态标志，以便让外部对对80868086内部指令队列的动作跟踪内部指令队列的动作跟踪lQSQS0 0，QSQS1 1，组合与队列状态的对应关系见下表组合与队列状态的对应

38、关系见下表QSQS1 1QSQS0 0 队列状态队列状态000 0111 1001 1001 1无操作无操作从队列缓冲器中取出指令的第一字节从队列缓冲器中取出指令的第一字节清除队列缓冲器清除队列缓冲器从队列缓冲器中取出指令的第二字节以后部从队列缓冲器中取出指令的第二字节以后部分分返回返回lRQ/GT1、RQ/GT0（总线请求总线允许）分别是最大模式时裁决总线使用权的信号，可供CPU以外的两个处理器用来发出使用总线的请求信号和接收CPU对总线请求信号的回答信号lRQ为输入信号，表示总线请求，GT为输出信号，表示总线允许，当它们两个同时有请求时，RQ/GT0 的优先权更高。l当8086使用总线，其

39、 RQ/GT为高电平（浮空）；这时若8087或8089要使用总线，它们就使 RQ/GT0输出低电平（请求，相当于HOLD信号）。经8086检测，若总线处于开放状态，则8086输出的 RQ/GT0变为低电平（允许，相当于HLDA信号），再经8087或8089检测出此允许信号，对总线进行使用。待使用完结，将 RQ/GT0变成低电平（释放），8086再检测出该信号，又恢复对总线的使用。返回返回 lLOCK（总线封锁）信号是为避免多个处理器使用共有资源时产生冲突而设置的，为低电平表示CPU独占总线使用权。lLOCK信号由指令前缀LOCK产生，在LOCK前缀后面的一条指令执行完后，便撤消了LOCK信号。

40、l此外，在8086的中断响应周期， LOCK信号也自动变为有效电平，以防止其他的总线主部件在中断响应过程中占有总线，而使一个完整的中断响应过程被间断。l在 DMA时， LOCK端处于浮空。 _返回返回2.2 80862.2 8086的系统组成和总线时序的系统组成和总线时序l2.2.1 8086的系统组成l1.系统组成的特点l1)MN/MX端接VCC或GND，决定工作在最小模式或最大模式l2)8084A为时钟发生器，外接15MHz振荡源，经8284A三分频后，得5MHz主频送到8086系统时钟端CLK。除此之外，8284A还将外部的复位信号RESET和就绪信号READY实现同步后发给8086相应

41、引脚l3)用3片8282作地址锁存器，在T1时锁存地址/数据复用线上的地址A19-A0和BHE信号l4)当系统所连的存储器和外设较多时，需要增加数据总线的驱动能力 l5)系统组成还必须有其他的一些，如半导体存储器RAM和ROM，外部设备的I/O接口，中断控制管理部件等组件_BHECLKREADYRESET等待等待状态状态发生发生 A19A16AD15AD0地址地址/数据数据8286收发器收发器TOE8282锁存器锁存器STBD15D08284ARES8288总线总线控制器控制器CLKMN/MX80861S0S1S2S0S1S2RDYOEDENDT/RALE2.最小模式系统组成A19A0MRDC

42、MWTCAMWCIORCIOWCAIOWCINTABHECLKREADYRESET等待等待状态状态发生发生 A19A16AD15AD0地址地址/数据数据8286收发器收发器TOE8282锁存器锁存器STBD15D08284ARES8288总线总线控制器控制器CLKMN/MX80861S0S1S2S0S1S2RDYOEDENDT/RALE3.最大模式系统组成最大模式系统组成总线控制器总线控制器l最大模式与最小模式在总线部件配置上最主要的差别就是总线控制器8288。l系统因包含多个处理器，需要解决主处理器和协处理器之间的协调工作以及对总线的共享控制等问题。为此，最大模式系统中要采用8288总线控制

43、器。l系统的许多控制信号不再由8086直接发出，而是由总线控制器8288对8086发出的控制信号进行变换和组合，以得到系统各种总线控制信号。l8086最大模式系统的其他组件，例如，协处理器8087或8089，总线仲裁器8289，中断控制器8259，存储器，I/O接口等根据实际系统的需要选配，目的是支持多总线结构，形成一个多处理器系统。地址总线地址总线BHE控制总线控制总线 S0S1S28086CPUCLK8259A&STB8282锁存器锁存器 （3片）片）8286总线总线收发器收发器（2片）片）OETDENALECLKS0S1S2AENIOBCEN INTAMRDMWT8288总线总线控制器控

44、制器 IORC IOWCMCE/PDEN 8259A中断控制器中断控制器INTA WRDT/RSP/EN RD图图2-6 2-6 总线控制器总线控制器82888288与系统的连接与系统的连接8288的两种工作方式l8288提供了两种工作方式，由提供了两种工作方式，由IOBI/O总总线工作方式信号决定。线工作方式信号决定。l 当当IOB接地，接地，8288适用于单处理器系统，称适用于单处理器系统，称作系统总线方式，此时，还要求作系统总线方式，此时，还要求AEN接地，接地，CEN接接5V。图图2-6给出的就是这种方式的系给出的就是这种方式的系统的连接。统的连接。l 当当IOB接接5V，且，且CEN

45、接接5V，8288则适合则适合工作于多处理器系统，称作局部总线方式。工作于多处理器系统，称作局部总线方式。4.存储器组织与分段存储器组织与分段l所谓存储器分段技术就是把1MB空间分成若干逻辑段，每个逻辑段的容量64KB。l段内地址是连续的，段与段之间是互相独立的。l逻辑段可以在整个存储空间浮动，即段的排列可以连续、分开、部分重叠或完全重叠，非常灵活。l这里所谓的重叠是指存储单元可以分属于不同的逻辑段。 存储器的逻辑分段断开排列断开排列A段段B段段C段段D段段E段段40000H50000H60000H70000H连续排列连续排列部分重叠部分重叠完全重叠完全重叠偏移地址偏移地址段基址段基址地址加法

46、器地址加法器物理地址物理地址段寄存器段寄存器15150190图图2-82-8存储器物理地址的形成存储器物理地址的形成存储器物理地址的形成存储器物理地址的形成5. I/O组织组织l8086系统和外部设备之间是通过I/O接口进行相互传输信息的。l每个I/O接口都有一个或几个I/O端口，一个端口往往对应于接口上一个寄存器或一组寄存器。l微机要为每个I/O端口分配一个地址，称端口地址。端口地址和存储单元地址一样，应具有惟一的地址编码。 l微机I/O端口有两种编址方式l（1）统一编址 l（2）独立编址 编址方式编址方式l统一编址l这种编址方式是将I/O端口和存储单元统一编址，即把I/O端口置于存储器空间

47、，也看作是存储单元。因此，存储器的各种寻址方式均可用来寻址I/O端口。在这种方式下I/O端口操作功能强，使用起来也很灵活，I/O接口与CPU的连接和存储器与CPU的连接相似。但是I/O端口占用了一定的存储空间，而且执行I/O操作时，因地址位数长，速度较慢。l独立编址l这种编址方法是将I/O端口进行独立编址，I/O端口空间与存储器空间相互独立。这就需要设置专门的输入、输出指令对I/O端口进行操作。8086系统采用的就是这种独立的I/O编址方式。端口地址说明端口地址说明l8086使用使用A15A0这这16根地址线作为根地址线作为I/O端口地址线，端口地址线，可访问端口最多可达可访问端口最多可达64

48、K个个8位端口或位端口或32K个个16位位端口。端口。l和存储器的字单元一样，对于奇地址的和存储器的字单元一样，对于奇地址的16位端口的位端口的访问，要进行两次操作才能完成。访问，要进行两次操作才能完成。l16位的位的I/O端口地址无需经过地址加法器产生，因端口地址无需经过地址加法器产生，因而不使用段寄存器。而不使用段寄存器。l从从AB总线上发出的端口地址仍为总线上发出的端口地址仍为20位，只不过最位，只不过最高四位高四位A19A16为为0。2.2.2 80862.2.2 8086的总线时序的总线时序l微型计算机系统内的所有操作都要按统一的时钟节拍进行。每项总线操作也都需要一定的时间，称之为总

49、线周期。不同的总线操作需要不同的总线信号，而“总线时序”则是对这些信号的变化时间顺序的描述。总线周期总线周期l8086CPU为了要与存储器及I/O端口交换数据，需要执行一个总线周期，即完成一次总线操作。l依照数据传输的方向，总线操作分为总线读操作和总线写操作。l总线读操作指CPU从存储器或I/O端口读取数据l总线写操作指CPU将数据写入存储器或I/O端口l一个基本的读/写周期包括4个T状态，即T1、T2、T3、T4。l在存储器和外设速度较慢时，要在T3之后插入一个或几个等待周期Tw，以使其在数据传送时能与CPU同步。1.最小模式下的读写总线周期最小模式下的读写总线周期l8086CPU为了要与存

50、储器IO端口交换数据，需要执行一个总线周期，即完成一次总线操作。依照数据传输的方向，总线操作分为总线读操作和总线写操作。高为读内存高为读内存 低为读低为读I/O地址输出地址输出 状态输出状态输出地址输出地址输出 数据输入数据输入BHE11输出输出DT/RDENALERDAD15AD0 A19/S6A16/S3BHE/S7M/IOCLKT1 T2 T3 Tw(1+n) T4(1)最小模式下的总线读操作最小模式下的总线读操作(2)最小模式下的总线写周期操作AD15AD0T1 T2 T3 Tw T4CLKM/IO A19/S6A16/S3BHE/S7ALE WRDT/RDEN高为写内存高为写内存 低

51、为写低为写I/O地址输出地址输出 状态输出状态输出地址输出地址输出 数据输出数据输出BHE 输出输出(3)总线空闲状态l当CPU不执行总线周期时，总线接口部件不与总线打交道，进入总线空闲周期。此时，CPU内部指令队列已满，且EU单元正在进行有效的内部操作。所以说，总线空操作是总线接口部件对执行部件的等待状态。l总线空闲周期由一系列T1构成，基本维持前一总线周期时的状态。如果前一个总线周期为写周期，AD15AD0的数据仍被继续驱动；如果前一个总线周期为读周期，则AD15AD0在空闲周期处于高阻状态。2.(1)最大模式下的读总线周期T1 T2 T3 T4一个总线周期一个总线周期无源状态无源状态S2

52、S0CLKAD15AD0BHE/S7A19/S6A16/S3S2 S0*ALE* *MRDC或或*IORC*DT/R*DENA19A16BHES7S3浮空浮空A15A0D15D0地址地址 输入数据输入数据T1 T2 T3 T4一个总线周期一个总线周期CLKS2 S0BHE/S7A19/S6A16/S3AD15AD0*DT/R*ALE* *MRDC或或*IORC* *MWTC或或* *IOWC*DEN高电平高电平无源状态无源状态A19A16BHES7S3A15A0S2S0 输出数据输出数据地址地址2.(2)最大模式下的写总线周期2.3 高档微处理器l自1971年推出一般型微处理器4004以来，I

53、ntel所设计生产的微处理器一直占有相当大的市场。从80868088,80286,80386,80486到Pentium,Pentium Pro, Pentium II,Pentium III以及Pentium 4每一次都将微型计算机带向全新的领域。2.3.1 803862.3.1 80386微处理器微处理器l1.803861.80386微处理器的主要特点微处理器的主要特点l采用全采用全32位结构，其内部寄存器、位结构，其内部寄存器、ALU和操作是和操作是32位，数据线和地址线均为位，数据线和地址线均为32位位l提供提供32位外部总线接口，最大数据传输率为位外部总线接口，最大数据传输率为32M

54、B/s，具有自动切换数据总线宽度的功能，具有自动切换数据总线宽度的功能l具有片内集成的存储器管理部件具有片内集成的存储器管理部件MMU，可支持虚，可支持虚拟存储和特权保护，虚拟存储器空间可达拟存储和特权保护，虚拟存储器空间可达64太字节太字节（TB）l具有实地址方式、保护方式和虚拟具有实地址方式、保护方式和虚拟8086方式方式3种工种工作方式作方式l采用了比采用了比8086更先进的流水线结构，使其能高效、更先进的流水线结构，使其能高效、并行地完成取指、译码、执行和存储管理功能并行地完成取指、译码、执行和存储管理功能(指指令队列令队列16字节长）字节长）2. 80386的内部结构的内部结构l （

55、1）总线接口部件（总线接口部件（BIU）l （2）指令预取部件（）指令预取部件（IPU）l （3）指令译码部件（）指令译码部件（IDU）l （4）指令执行部件（）指令执行部件（EU）l （5）分段部件（）分段部件（SU）l （6）分页部件（）分页部件（PU） （1）总线接口部件（BIU）l微处理器与系统的接口，其功能是：在取指令、取数据、分段部件请求和分页部件请求时，有效地满足微处理器对外部总线的传输要求。lBIU能接收多个内部总线请求，并且能按优先权加以选择，最大限度地利用所提供的总线宽度，为这些请求服务。（2）指令预取部件（IPU）l职责是从存储器预先取出指令职责是从存储器预先取出指令l有

56、一个能容纳有一个能容纳16条指令的队列条指令的队列（3）指令译码部件（IDU）l职责是从预取部件的指令队列中取出指令字节，对它们进行译码后存入自身的已译码指令队列中，并且作好供执行部件处理的准备工作。l如果在预译码时发现是转移指令，可提前通知总线接口部件BIU去取目标地址中的指令，取代原预取队列中的顺序指令。（4）指令执行部件（EU）l由控制部件、数据处理部件和保护测试部件组成。l控制部件中包含着控制ROM、译码电路等微程序驱动机构。l数据处理部件中有8个32位通用寄存器、算术逻辑运算器ALU、一个64位桶形移位器、一个乘除法器和专用的控制逻辑，它负责执行控制部件所选择的数据操作。l保护测试部

57、件用于微程序控制下，执行所有静态的与段有关的违章检验。执行部件EU中还设有一条附加的32位的内部总线及专门的总线控制逻辑，以确保指令的正确完成。（5）分段部件（SU）l作用是应执行部件的请求，把逻辑地址转换成线性地址。l在完成地址转换的同时还执行总线周期的分段合法性检验。l该部件可以实现任务之间的隔离，也可以实现指令和数据区的再定位。（6）分页部件（PU）l作用是把由分段部件产生的线性地址转换成物理地址，并且要检验访问是否与页属性相符合。l为了加快线性地址到物理地址的转换速度，80386内设有一个页描述符高速缓冲存储器（TLB），其中可以存储32项页描述符，使得在地址转换期间，大多数情况下不需

58、要到内存中查页目录表和页表。l试验证明TLB的命中率可达98。l对于在TLB内没有命中的地址转换，80386设有硬件查表功能，从而缓解了因查表引起的速度下降问题。l分段部件SU和分页部件PU统称为存储器管理部件MMU（Memory Management Unit）系统总线系统总线分段部件分段部件SU分页部件分页部件PU执行部件执行部件EU预取部件预取部件IPU译码部件译码部件IDU总线部件总线部件BIU线性地址线性地址译码指令译码指令数据（操作和结果）数据（操作和结果）有效地址有效地址物理地址物理地址32位位指令字节指令字节指令指令六大功能部件之间的关系有效地址总线有效地址总线有效地址总线有效

59、地址总线移位地址移位地址加法器加法器乘乘/除除寄存器栈寄存器栈状态状态标志标志ALU控制控制保护检保护检测部件测部件控制控制控制控制ROM译码和译码和定序定序位移总线位移总线指令和指令和译码译码两个译码两个译码指令队列指令队列指令预译码指令预译码内部控内部控制总线制总线分段部件分段部件 输入输入加法器加法器描述符描述符寄存器寄存器界限和属界限和属 性性PLA分页部件分页部件加法器加法器页面超高页面超高速缓存器速缓存器控制和特控制和特性性PLA预取器预取器 界限界限检测器检测器指令预取指令预取 16字节字节指令队列指令队列指令流指令流线性地址总线线性地址总线请求请求特权特权地址地址驱动器驱动器流

60、水线流水线I/O总线总线宽度控制宽度控制多路多路收发器收发器取代码取页数取代码取页数物理地址总线物理地址总线控制控制总线控制总线控制HOLD,INTR,NMI,ERRORBUSY,HLDA,RESETBE0BE3A2A3M/IO,D/C,W/R,LOCK,ADS,NA,BSIG,READYD0D33232323234ALU总线总线3232六大功能部件的结构与连接图3.80386内部寄存器l80286内部寄存器一共有7种：l（1）通用寄存器l（2）段寄存器l（3）系统地址寄存器l（4）指针和标志寄存器l（5）控制寄存器l（6）调试寄存器l（7）测试寄存器（1）通用寄存器l8个32位的通用寄存器，