第18次课1(微机原理)

1、第五章第五章 总线及其形成总线及其形成一、总线定义与分类一、总线定义与分类1 1、定义：、定义： 总线是一组公用导线，是计算机系统的重要总线是一组公用导线，是计算机系统的重要组成部分。它是计算机系统中模块（或子系统）组成部分。它是计算机系统中模块（或子系统）之间传输数据、地址和控制信息的公共通道。通之间传输数据、地址和控制信息的公共通道。通过总线，可以实现各部件之间的数据和命令的传过总线，可以实现各部件之间的数据和命令的传输。输。 5.1 总线定义及分类总线定义及分类 2、总线的分类：、总线的分类：5.1 总线定义及分类总线定义及分类 总线的分类方法很多，按功能层次可以把总线的分类方法很多，按

2、功能层次可以把总线分成下列四类。总线分成下列四类。l 片内总线片内总线 l 元件级总线元件级总线 l 系统总线系统总线 l 通信总线通信总线 在系统总线形成中，经常要使用芯片：在系统总线形成中，经常要使用芯片：p 三态门三态门p 双向总线收发器双向总线收发器p 带有三态门输出的锁存器带有三态门输出的锁存器5.2 几种常用芯片几种常用芯片 二、几种常用的接口芯片二、几种常用的接口芯片1A11A21A31A422A22A32A41G2G 1Y11Y21Y31Y42Y12Y22Y32Y44682A111131517119181614129357三 态GAY0000111X74LS244逻辑及引脚逻辑

3、及引脚 74LS244功能功能 在实际应用中可作为地址总线在实际应用中可作为地址总线或控制总线的驱动芯片，也可或控制总线的驱动芯片，也可用为输入端口的接口芯片。用为输入端口的接口芯片。5.2 几种常用芯片几种常用芯片 高高 阻阻1 1） 三态门三态门 典型芯片典型芯片74LS24474LS244A0A1A2A3A4A5A6A7EDIRB0B1B2B3B4B5B6B7234567891911817161514131211方 向DIRE00011XABA、B 边均为高阻AB74LS245逻辑及引脚逻辑及引脚 74LS245功能功能 在实际应用中可作为数据总线双向驱在实际应用中可作为数据总线双向驱动

4、器、地址总线或控制总线单向驱动动器、地址总线或控制总线单向驱动以及输入端口的接口芯片。以及输入端口的接口芯片。5.2 几种常用芯片几种常用芯片 GG2 2） 双向总线收发器双向总线收发器74LS24574LS245 D0D1D2D3D4D5D6D7OEGQ0Q1Q2Q3Q4Q5Q6Q7347813141718111256915121619 GOE01011X为高阻DiQi0011X00X保持(i= 0 7)74LS373逻辑及引脚逻辑及引脚 74LS373功能功能 在实际应用中可作为地址总线或控制在实际应用中可作为地址总线或控制总线单向驱动锁存以及输出端口的接总线单向驱动锁存以及输出端口的接口

5、芯片。口芯片。5.2 几种常用芯片几种常用芯片 3 3） 带有三态门输出的锁存器带有三态门输出的锁存器构成微型计算机系统的核心硬件是构成微型计算机系统的核心硬件是微处理器微处理器。由由CPUCPU引脚信号经过总线形成电路构成引脚信号经过总线形成电路构成系统总系统总线。线。5.3 8086的引脚功能与时序的引脚功能与时序 三、三、 8086 CPU的引脚功能、系统总线结构的引脚功能、系统总线结构及系统总线时序及系统总线时序5.3 8086的引脚功能与时序的引脚功能与时序 CPUIntel 8086orIntel 8088地址锁存器地址锁存器数据收发器数据收发器（双向驱动器）（双向驱动器）控制总线

6、控制总线驱动器驱动器分时复用引脚分时复用引脚控制信号控制信号地址总线数据总线控制总线5.3 8086的引脚功能与时序的引脚功能与时序 (1)8086(1)8086的引脚功能及时序的引脚功能及时序( (最小方式最小方式) )第五章第五章 总线及其形成总线及其形成1 12 23 34 45 56 67 78 89 910101111121213131414151516161717181819192020212122222323242425252626272728282929303031313232333334343535363737383839394040GNDGNDAD14AD14AD13AD1

7、3AD12AD12AD11AD11AD10AD10AD9AD9AD8AD8AD7AD7AD6AD6AD5AD5AD4AD4AD3AD3AD2AD2AD1AD1AD0AD0NMINMIINTRINTRCLKCLKGNDGND INTELINTEL80868086CPUCPUVccVccAD15AD15A16/S3A16/S3A17/S4A17/S4A18/S5A18/S5A19/S6A19/S6BHE/S7BHE/S7MN/MXMN/MXRDRDHOLDHOLD(RQ/GTO)(RQ/GTO)HLDAHLDA(RQ/GT1)(RQ/GT1)WRWR(LOCK)(LOCK)M /IOM /IO(S

8、2) (S2) DT/RDT/R(S1)(S1)DENDEN(S0)(S0)ALEALE(QS0)(QS0)INTAINTA(QS1)(QS1)TESTTESTREADYREADYRESETRESET80868086引脚说明引脚说明最大方式最大方式最小方式最小方式80868086引脚信号引脚信号 工作方式控制线。工作方式控制线。MN/MX=MN/MX=1 1（接（接+5V+5V）工作于最小方式）工作于最小方式0 0（接地）（接地） 工作于最大方式工作于最大方式 1 1、MN/MXMN/MX（输入）（输入） 最小方式：最小方式： 适合用于由单处理器组成的小系适合用于由单处理器组成的小系统。在这种

9、方式中，统。在这种方式中，8086CPU8086CPU引脚直接引脚直接产生存储器或产生存储器或I/OI/O读写的所有控制信号。读写的所有控制信号。 最大方式：适合用于实现多处理器系统，最大方式：适合用于实现多处理器系统，在这种方式中，在这种方式中，8086CPU8086CPU不直接提供存储器或不直接提供存储器或I/OI/O读写的所有控制信号，而是将当前要执行读写的所有控制信号，而是将当前要执行的传送操作类型编码为三个状态位（的传送操作类型编码为三个状态位（S S2 2,S,S1 1,S,S0 0）输出，由外部的总线控制器输出，由外部的总线控制器82888288对状态信号对状态信号进行译码产生相

10、应的控制信号。进行译码产生相应的控制信号。5.3 8086的引脚功能与时序的引脚功能与时序 系统复位信号系统复位信号2.RESET2.RESET（输入）（输入）p系统复位系统复位: :至少保持至少保持4 4个时钟周期的高电平；个时钟周期的高电平；pRESET RESET 信号有效时，信号有效时， CPUCPU清除清除IPIP、DSDS、ESES、 SSSS、PSWPSW、指令队列、指令队列；置；置CSCS为为0FFFFH0FFFFH。5.3 8086的引脚功能与时序的引脚功能与时序 计算机系统复位后计算机系统复位后的启动物理地址为：的启动物理地址为：0FFFF0H0FFFF0H5.3 8086

11、的引脚功能与时序的引脚功能与时序 时钟信号输入端时钟信号输入端3.CLK3.CLK（输入）（输入）时钟周期：时钟周期： 时钟周期是控制微处理器工作的时钟信号的一个周期，它是CPU 工作的最小节拍。总线周期：总线周期： 8086/8088CPU 通过总线对外部（存贮器或I/O 接口）进行一次访问所需的时间称为一个总线周期。 一个总线周期至少包括4 个时钟周期即T1，T2，T3和T4，处在这些基本时钟周期中的总线状态称为T 状态。5.3 8086的引脚功能与时序的引脚功能与时序 5.3 8086的引脚功能与时序的引脚功能与时序 p在总线周期的在总线周期的T1T1状态输出地址信号；状态输出地址信号；

12、T1T2T3T4地址信号地址信号A15A0AD15AD0CLKCLK5.3 8086的引脚功能与时序的引脚功能与时序 分时复用的地址分时复用的地址/ /数据总线数据总线 4.AD4.AD1515-AD-AD0 0（输入（输入/ /输出）输出）p在在T2T2T4T4状态输出或输入数据。状态输出或输入数据。 数据信号数据信号D15D05.3 8086的引脚功能与时序的引脚功能与时序 分时复用的地址分时复用的地址/ /状态信号线状态信号线 5.A5.A1919/S/S6 6 A A1616/S/S3 3 （输出）（输出）p在在T1T1状态输出地址信号；状态输出地址信号；p在在T2T2T4T4状态输出

13、状态信息。状态输出状态信息。 状态信息状态信息T1T2T3T4地址信号地址信号CLKCLKA19/ S6 A16 / S3A19A16S6S35.3 8086的引脚功能与时序的引脚功能与时序 6.BHE/S6.BHE/S7 7 （输出）（输出）分时复用的地址分时复用的地址/ /状态信号线状态信号线 状态信息状态信息T1T2T3T4地址信号地址信号CLKCLKBHE / S7S7BHEBHEBHEA A0 0操操 作作所用数据引脚所用数据引脚0 00 0从偶地址读从偶地址读/ /写一个字写一个字ADAD1515ADAD0 01 10 0从偶地址读从偶地址读/ /写一个字节写一个字节ADAD7 7

14、ADAD0 00 01 1从奇地址读从奇地址读/ /写一个字节写一个字节ADAD1515ADAD8 80 01 11 10 0从奇地址读从奇地址读/ /写一个字（分两个总线周期实写一个字（分两个总线周期实现，）现，）ADAD1515ADAD8 8ADAD7 7ADAD0 0高电平表示地址线的地址信息有效。利用它的高电平表示地址线的地址信息有效。利用它的下降沿把地址信号和下降沿把地址信号和BHEBHE信号锁存在地址锁存器信号锁存在地址锁存器（例如（例如74LS37374LS373）中。）中。 5.3 8086的引脚功能与时序的引脚功能与时序 7.ALE7.ALE（输出）（输出）地址锁存允许信号地

15、址锁存允许信号数据或状态信息数据或状态信息T1T2T3T4地址信号地址信号CLKCLKAD15AD0A19/ S6 A16 / S3BHE / S7ALEALEA19A16A19/S6A16/S3A15A8BHE/S7A7A0 8086MN/MX+5VALEAD15 AD8AD7 AD0BHE系系 统统 地地 址址 总总 线线D0 Q0D0 Q0D7 Q7 D7 Q7 G G OEOED0 Q0D0 Q0D7 Q7 D7 Q7 G G OEOED0 Q0D0 Q0D7 Q7 D7 Q7 G G OEOE74LS37374LS37374LS373微处理器级总线微处理器级总线地址地址总线总线形成形

16、成5.3 8086的引脚功能与时序的引脚功能与时序 p 数据总线是双向的；数据总线是双向的；p DT/R 控制数据传输方向；控制数据传输方向；p DEN 数据允许信号，控制数据有数据允许信号，控制数据有 效时间。效时间。5.3 8086的引脚功能与时序的引脚功能与时序 低电平：低电平：表示表示CPUCPU接收数据（读操作）接收数据（读操作）高电平：高电平：表示表示CPUCPU发送数据（写操作）发送数据（写操作）在数据总线形成中，用于控制双向缓冲在数据总线形成中，用于控制双向缓冲器器74LS24574LS245的传送方向。的传送方向。 8.DT/ R8.DT/ R（输出）（输出）数据收数据收/

17、/发信号发信号5.3 8086的引脚功能与时序的引脚功能与时序 低电平：低电平：表示接收或发送的数据有效；表示接收或发送的数据有效；高电平：高电平：表示数据无效；表示数据无效；在数据总线形成中，在数据总线形成中，DENDEN用作为数据双用作为数据双向收发器向收发器74LS24574LS245的输出允许控制信号的输出允许控制信号9.DEN9.DEN（输出）（输出）数据允许信号数据允许信号D15D8DT/RD7D0 8086MN/MX+5VDENAD15 AD8AD7 AD0系系 统统 数据数据 总总 线线74LS24574LS245微处理器级总线微处理器级总线A0 B0A7 B7GDIRA0 B

18、0A7 B7GDIR数据数据总线总线形成形成5.3 8086的引脚功能与时序的引脚功能与时序 输出数据或状态信息输出数据或状态信息T1T2T3T4地址信号地址信号CLKCLKAD15AD0A19/ S6 A16 / S3BHE / S7ALEALEDENDENDT/ RDT/ RCPUCPU存储数据操作（写）存储数据操作（写）5.3 8086的引脚功能与时序的引脚功能与时序 CPUCPU读取数据操作（读）读取数据操作（读）输入数据输入数据T1T2T3T4地址信号地址信号CLKCLKAD15AD0A19/ S6 A16 / S3BHE / S7ALEALEDENDENDT/ RDT/ R浮动状态

19、：浮动状态：CPUCPU先输出地址，再输入数先输出地址，再输入数据，复用总线上，由输出据，复用总线上，由输出状态转换成输入状态！状态转换成输入状态！5.3 8086的引脚功能与时序的引脚功能与时序 p低电平：表示低电平：表示CPUCPU正在从存储器或正在从存储器或I/OI/O端口寄存器读取数据；端口寄存器读取数据；p T2T2T4T4状态有效。状态有效。10.RD10.RD（输出）（输出）读信号读信号5.3 8086的引脚功能与时序的引脚功能与时序 p低电平：表示低电平：表示CPUCPU正在执行向存储器正在执行向存储器或或I/OI/O端口进行输出操作；端口进行输出操作；pT2T2T4T4状态有

20、效。状态有效。11.WR11.WR（输出）（输出）写信号写信号5.3 8086的引脚功能与时序的引脚功能与时序 p高电平：高电平： CPUCPU访问存贮器访问存贮器p低电平：低电平：CPUCPU访问访问I/OI/O端口端口在在Intel 8088Intel 8088中，该引脚定义为中，该引脚定义为IO/MIO/M，极性与，极性与80868086的的M/IOM/IO反相。反相。 12.M/IO12.M/IO（输出）（输出）存储器与存储器与I/OI/O端口区分信号端口区分信号5.3 8086的引脚功能与时序的引脚功能与时序 输出数据或状态信息输出数据或状态信息T1T2T3T4地址信号地址信号CLK

21、CLKAD15AD0A19/ S6 A16 / S3BHE / S7ALEALEDENDENDT/ RDT/ RWRWR低为I/O端口写，高为存储器写低为I/O端口写，高为存储器写M/IOM/IO写总线周期写总线周期5.3 8086的引脚功能与时序的引脚功能与时序 读总线周期读总线周期输入数据输入数据T1T2T3T4地址信号地址信号CLKCLKAD15AD0A19/ S6 A16 / S3BHE / S7ALEALEDENDENDT/ RDT/ RRDRD低为I/O端口读，高为存储器读低为I/O端口读，高为存储器读M/IOM/IO5.3 8086的引脚功能与时序的引脚功能与时序 其它控制信号其

22、它控制信号5.3 8086的引脚功能与时序的引脚功能与时序 p 高电平：表示存储器或高电平：表示存储器或I/OI/O端口准备就绪；端口准备就绪；p 低电平：表示存储器或低电平：表示存储器或I/OI/O端口未准备好；端口未准备好；13.READY13.READY（输入）（输入）准备好信号准备好信号p CPUCPU在在T3 T3 状态检测状态检测READYREADY信号，如果信号，如果READYREADY为低电平，则插入等待状态为低电平，则插入等待状态TwTw，同时再次，同时再次检测检测READYREADY信号，直到信号，直到READYREADY为高电平，则为高电平，则进入进入T4T4状态，完成本

23、次总线周期。状态，完成本次总线周期。T1T2T3TwCLKCLKTwT4READYREADY5.3 8086的引脚功能与时序的引脚功能与时序 p高电平：高电平：CPUCPU继续处于等待状态；继续处于等待状态；p低电平：低电平：CPUCPU执行下一条指令。执行下一条指令。14.TEST14.TEST（输入）（输入）测试信号测试信号当当CPUCPU执行执行WAITWAIT指令的操作时，每隔指令的操作时，每隔5 5个个时钟周期对时钟周期对TESTTEST输入端进行一次测试：输入端进行一次测试：5.3 8086的引脚功能与时序的引脚功能与时序 CPUCPU有两类硬件中断：有两类硬件中断：p非可屏蔽中断

24、：非可屏蔽中断： NMINMIp可屏蔽中断：可屏蔽中断： INTRINTR，INTAINTA5.3 8086的引脚功能与时序的引脚功能与时序 条件：条件：NMINMI出现上升沿出现上升沿动作：动作：CPUCPU在执行完现行指令后，立即在执行完现行指令后，立即进入中断服务子程序。进入中断服务子程序。注意：注意：CPUCPU中断响应中断响应不受不受标志寄存器中标志寄存器中断允许标志位断允许标志位IFIF状态的影响状态的影响。 15.NMI15.NMI（输入）（输入）非可屏蔽中断请求输入信号非可屏蔽中断请求输入信号 5.3 8086的引脚功能与时序的引脚功能与时序 可屏蔽中断请求输入信号可屏蔽中断请

25、求输入信号16.INTR16.INTR（输入）（输入）条件：条件：INTRINTR高电平高电平 IFIF1 1动作：动作：CPUCPU发出中断响应信号；从外设读取发出中断响应信号；从外设读取中断类型号；进入中断服务子程序。中断类型号；进入中断服务子程序。注意：注意： CPUCPU对可屏蔽中断的响应受中断允对可屏蔽中断的响应受中断允许标志位许标志位IFIF状态的影响。状态的影响。 5.3 8086的引脚功能与时序的引脚功能与时序 在相邻的两个总线周期中输出两个负脉冲在相邻的两个总线周期中输出两个负脉冲17.INTA17.INTA（输出）（输出）中断响应信号中断响应信号通知外设，通知外设，其中断请求其中断请求被接收被接收由外设向由外设向CPUCPU提供中提供中断类型号断类型号5.3 8086的引脚功能与时序的引脚功能与时序 CPUCPU总线使用权可以