华东理工大学EDA-(FPGA嵌入式应用)_理论知识复习题

1、第3部分理论知识复习题基本概念数字电路基础一、 判断题（将判断结果填入括号中。正确的填“”，错误的填“”）：1. 数字信号是由连续变化的模拟信号采样得到的。 （ ）2. 要构成5进制计数器，至少需要3个触发器，其无效状态有3个。 （ ）3. 十进制数（25）D转换为二进制数为（11001）B。 （ ）4. 逻辑变量只有两个值，即0 和1，两者并不表示数量的大小。 （ ）5. 某三个变量逻辑函数F，若以ABC的顺序列真值表，表中F=1的个数为5个。若以CBA的顺序列真值表，则表中F=1的个数为4个。 （ ）6. 逻辑代数运算与普通代数运算的运算规则相同。 （ ）7. 无关项就是指取值一定为零的最

2、小项。 （ ）8. 组合逻辑电路通常由门电路组合而成。 （ ）9. 组合电路的结构特点是输入信号单向传输的，电路中不含反馈回路。 （ ）10. 奇校验位的值是其余各数据位的异或运算。 （ ）11. 由于门电路平均延迟时间的差异，使信号从输入经不同的通路传输到输出级的时间不同，这样可能导致逻辑电路的错误输出，这种现象称为竞争冒险。 （ ）12. 锁存器对脉冲电平敏感，在时钟脉冲的电平作用下改变状态，而触发器对脉冲边沿敏感，其状态只有在时钟脉冲的上升沿或下降沿的瞬间改变。 （ ）13. 时序逻辑电路中必须含有存储电路，因此必然含有触发器。 （ ）14. 同步时序电路具有统一的时钟CP控制。 （ ）

3、15. 异步时序逻辑电路没有统一的时钟脉冲，电路状态的改变必须考虑外部输入信号及对应存储器的时钟端或控制端有无信号作用。 （ ）16. 异步时序电路没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。 （ ）17. 实现一个8进制计数器最少需要3个D触发器。 （ ）18. 为了获得高精度的D/A转换器，不仅应选择位数较多的高分辨率的D/A转换器，而且还需要选用高稳定度的VREF和低零漂的运算放大器等器件与之配合才能达到要求 （ ）19. 模数转换过程，其中采样这一步骤必须遵循采样定律，也就是输入模拟信号的最高频率大于等于采样信号频率的两倍。 （ ）20. M

4、oore型有限机的输出只与有限状态自动机的当前状态有关，与输入信号的当前值无关。 （ ）21. 摩尔状态机是有限状态机，而米勒状态机不是有限状态机。 （ ）22. 在状态机的编码方式中，最常用的是顺序编码和One-hot编码方式。 （ ）23. IP是指一种事先定义，经验证可以重复使用的，能完成某些功能的组块。 （ ）24. 用户自己编写的IP核不属于IP核的提供形式。 （ ）25. IP核的重用是设计人员赢得迅速上市时间的主要策略。 （ ）26. IP应具有多种工艺下的可用性，提供各种库的综合脚本，可以移植到新的技术。（ ）27. 规划和制定设计规范不属于IP设计的主要流程之一。 （ ）28

5、. IP的验证必须是完备的，具有可重用性的。 （ ）29. 可再用IP是着眼于按各种再使用标准定义的格式和快速集成的要求而建立的，便于移植，更重要的是有效集成。 （ ）30. 国内IP市场相对落后的原因是IP使用公司的规模太小因而很难承受高昂的IP使用费用。 （ ）31. EDA技术的发展主要经过了CAD、CAE、ESDA这3个发展阶段。 （ ）32. 电子系统级（ESL）设计主要分3步走，首先是功能设计，其次是基于应用的结构设计，最后是基于平台的结构设计。 （ ）33. 动态验证是通过观察电路模型在外部的激励信号作用下的实时响应来判断该电路系统是否实现了预期功能。 （ ）34. 静态时序分析

6、工具通过路径计算延迟的总和，并比较相对于预定义时钟的延迟，它仅关注时序间的相对关系而不是评估逻辑功能。 （ ）35. 从硬件的行为描述转换到硬件电路，这种自动产生硬件电路的过程称为综合。（ ）36. 内建自测试的基本思想是电路自己生成测试向量，而不是要求外部施加测试向量，它依靠自身来决定所得到的测试结果是否正确。 （ ）37. Design Compiler属于布局布线工具。 （ ）38. 物理验证是IC设计的最后一个环节，是电路设计与工艺设计的接口。 （ ）39. 一个Slice由两个4输入的函数、进位逻辑、算术逻辑、存储逻辑和函数复用器组成。 （ ）40. FPGA内的LUT本质上就是一个

7、寄存器。 （ ）41. 在Spartan3E FPGA中，硬件乘法器最大可以支持18(bits)x18(bits)的无符号数乘法运算。 （ ）42. IOB的全称是输入输出块。 （ ）43. LVDS是单端I/O标准。 （ ）44. 使用数控阻抗DCI可以提高信号的完整性，主要是通过消除残端反射。 （ ）45. 在FPGA领域，DSM的全称是分布式存储器。 （ ）46. Xilinx公司的块RAM资源的结构基本容量是18Kb. （ ）47. 全局时钟驱动整个FPGA的单元模块，但是相对LC，M9K，全局时钟资源很少，所以需要合理的分配。 （ ）48. 数字时钟管理模块不含有延迟锁相环。 （ ）

8、二、 单项选择题（选择一个正确的答案，将相应的字母填入题内的括号中）：1. 下列信号中，（ ）是数字信号。A. 交流电压 B. 开关状态 C. 直流电流 D. 无线电载波2. 数字电路比模拟电路抗干扰能力（ ）。A. 差 B. 强 C. 相同 D. 无法比较3. 对83个信号编码，至少需要（ ）位二进制数。 A. 6 B. 7 C. 8 D. 94. 一位4位的二进制加计数器，由0000状态开始经过25个时钟周期后，此计数器状态为（ ）A. 1100 B. 1000 C. 1001 D. 10105. 将十进制数25转换为二进制数为（ ）。 A. ( 11001)B B. (10101) B

9、C. (11101) B D. (01101) B6. 欲对全班43个同学以二进制代码编码表示，最少需要二进制码的位数是（ ）A. 5 B. 6 C. 8 D. 437. 数字电路有（ ）种电平状态。A. 1 B. 2 C. 3 D. 48. 高电平用1表示，低电平用0表示，称为（ ）逻辑。 A. 负 B. 正 C. 反 D. 无9. 若两个逻辑函数相等，则它们必然具有唯一的（ ）。A. 真值表 B. 逻辑表达式 C. 电路图 D. 逻辑图形符号10. 某三个变量逻辑函数F，若以ABC的顺序列真值表，表中F=1的个数为5个。若以CBA的顺序列真值表，则表中F=1的个数为（ ）个。A. 4 B.

10、 5 C. 6 D. 7 11. 逻辑代数运算中，A+A=( )A. 2A B. A C. A2 D. 112. 下列不属于逻辑代数的基本规则的是（ ）。A. 代入规则 B. 反演规则 C. 对偶规则 D. 吸收规则13. AB+A在四变量卡诺图中有（ ）个小格是“1”。A. 13 B. 12 C. 6 D. 514. 一逻辑函数的最小项之和的标准形式，它的特点是( )A. 项数最少 B. 每个乘积项的变量数最少 C. 每个乘积项中，每种变量或其反变量只出现一次 D. 每个乘积项的数值最小，故名最小项15. 组合逻辑电路通常由（ ）组合而成。A. 门电路 B. 触发器 C. 计数器 D. 寄存

11、器16. 编码器属于（ ）逻辑电路。 A. 时序 B. 组合 C. 触发器 D. 寄存器17. 组合逻辑电路的正确设计步骤 （ ） （1）分析设计要求（2）进行逻辑和必要变换；得出最简逻辑表达式（3）画逻辑图A. (1)(2)(3) B. (2)(3)(1)C. (3)(2)(1) D. (1)(3)(2)18. 在四变量卡诺图中，逻辑上不相邻的一组最小项为( )。A. m1 与m3 B. m4 与m6 C. m5 与m13 D. m9 与m719. 半加器的进位是两个输入操作数的（ ）逻辑运算结果。A. 与 B. 或 C. 与非 D. 异或20. 半加器的结果位是两个输入操作数的 （ ） 逻

12、辑运算。A. 与 B. 或 C. 与非 D. 异或21. 下列不属于消除竞争冒险的方法的是 （ ）。 A. 增加反向驱动电路B. 发现并消去互补变量C. 增加乘积项D. 输出端并联滤波电容器22. 组合逻辑电路的竞争冒险是由于（ ）引起的。A. 电路不是最简B. 电路有多个输出C. 电路中存在延迟D. 电路中使用不同的门电路23. 下列触发器中，不能在cp上升沿/下降沿翻转从而克服了空翻现象的是（ ）。A. 边沿D触发器 B. 基本RS触发器 C. JK触发器 D. T触发器24. 存储8位二进制信息要（ ）个触发器 A. 2 B. 4 C. 8 D. 1025. 下列电路中，不属于时序逻辑电

13、路的是 （ ）A. 计数器 B. 加法器 C. 寄存器 D. M序列信号发生器26. 构成计数器的基本电路是（ ）A. 与门 B. 或门 C. 非门 D. 触发器27. 若从0分别计数到64和10000，分别需要 （ ）个触发器。A. 7, 14 B. 8, 14 C. 8, 13 D. 7, 1328. 同步时序逻辑电路分析的正确步骤是（ ）（1）列出电路次态真值表（2）根据状态图，用文字描述电路的逻辑功能（3）根据次态真值表和输出表达式，作出给定电路的状态表和状态图（4）根据给定的同步时序电路，写出输出函数和激励函数表达式A. （1）（2）（3）（4）B. （4）（1）（3）（2）C. （

14、4）（3）（2）（1）D. （2）（3）（1）（4）29. 分析时序逻辑电路的一般步骤为（ ）（1）用文字描述所给时序逻辑电路的逻辑功能（2）根据给定的时序电路图写出各逻辑方程式（3）将驱动方程代入相应触发器的特性方程，求得各触发器的各次态方程，也就是时序逻辑电路的状态方程。（4）根据状态方程和输出方程，列出时序电路的状态表，画出状态图和时序图。A. (1)(2)(3)(4) B. (2)(3)(4)(1) C. (2)(1)(3)(4) D. (2)(3)(1)(4)30. 以下属于异步时序逻辑电路的是（ ）A. FIFOB. 加法器C. 译码器D. 比较器31. 简单异步时序电路的分析过程

15、不包括下面哪项（ ）A. 写出各触发器的时钟方程、驱动方程和电路的输出方程B. 列状态真值表，状态真值表的输入外部输入和状态输入，输出包括状态输出和外部输出C. 从状态真值表中判断电路是否能够自启动D. 将状态真值表转换成状态转移图32. 关于异步时序电路的分析，下面哪项描述是正确的（ ）A. 由状态转移图可以得到时序电路的逻辑功能B. 在列状态真值表，列出状态真值表的输入组合必须保证完整，例如若有N个外部输入和M个状态变量，则输入组合是MN个C. 从状态真值表就能够判断电路是否可以自启动D. 如果该异步时序电路中包含有无效状态，则该电路无法实现自启动33. JK触发器的特性方程为（ ）A.

16、Qn=JK+JKB. Qn=JKQC. Qn=JQ+KQD. Qn=JQ+KQ34. 设计一个10进制的计数器，至少需要用到( )个D触发器A. 3B. 4C. 5D. 635. 某数/摸转换器的输入为8位二进制数字信号（D7D0），输出为025.5V的模拟电压。若数字信号的最低位是“1”其余各位是“0”，则输出的模拟电压为（ ）。A. 2.55V B. 0.1 V C. 0V D. 0.5V36. 已知D/A转换电路中，当输入数字量为10000000时，输出电压为6.4V，则当输入为01010000时，输出电压为（ ） 。A. 6V B. 5V C. 4V D. 3V37. 实现A/D转换主

17、要有四个步骤，其中（ ）不是A/D转换的步骤。A. 采样 B. 插值 C. 量化 D. 编码38. 下列几种A/D转换器中，转换速度最快的是（ ）A. 并行A/D转换器 B. 计数型A/D转换器 C. 逐次逼近型A/D转换器D. 双积分A/D转换器39. 摩尔（moore）状态机是一种（ ） 的状态机。A. 输出信号仅和状态有关 B. 输出信号和状态与输入信号有关 C. 输出信号仅和输入有关 D. 输出信号与状态无关40. 码值是单个位变化的是（ ）A. 二进制编码方式的状态机B. 格雷码编码方式的状态机C. 余三码编码方式的状态机D. 以上都是41. 米勒（mealy）状态机是一种（ ）的状

18、态机。A. 输出信号仅和状态有关 B. 输出信号和状态与输入信号有关 C. 输出信号仅和输入有关 D. 输出信号与状态无关42. 码值是连续编码的是（ ）A. 二进制编码方式的状态机B. 格雷码编码方式的状态机C. 余三码编码方式的状态机D. 以上都是43. 在一个由4个状态组成的状态机对应的状态编码分别为：State1=4b0001，State2=4b0010,State3=4b0100,State4=4b1000。则该编码方式为( )。A. BCDB. GrayC. One-HotD. Binary44. 在一个由4个状态组成的状态机对应的状态编码分别为：State1=2b00，State

19、2=2b01,State3=2b11,State4=2b10。则该编码方式为( )。A. BCDB. GrayC. One-HotD. Binary45. Xilinx IP核的配置文件的后缀（ ） A. bitB. hexC. xcoD. VHO46. IP核在EDA技术和开发中具有十分重要的地位，IP是指（ ）。A. 知识产权；B. 互联网协议；C. 网络地址；D. 都不是；47. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为（ ）。A. 软IP B. 固IPC. 硬IPD. 都不是48. IP核在EDA技

20、术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为（ ）。A. 提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；B. 提供设计的最总产品-掩膜；C. 以网表文件的形式提交用户，完成了综合的功能块；D. 都不是。49. 可配置IP是参数化后的，可重定目标IP，其优点是可以对功能加以裁剪，以符合特定的应用，以下不是可配置的参数的是（ ）A. 总线宽度B. 存储器容量C. 使能功能块D. 功耗50. 下列关于IP重用的说法错误的是 ( )A. IP核的重用是设计人员赢得迅速上市时间的主要策略。B. 调用IP核能避免重复劳

21、动，大大减轻工程师的负担。C. IP核包括硬IP和软IP。D. IP核最大的优点是确保性能，但难以转移到新的结构中，是不可重配置。51. IP核设计目前不可实现的目标是（ ）A. 通用性好B. 正确性有100%的保证C. 可移植性好D. 即插即用52. IP核设计的理想目标是 （ ）A. 通用性好B. 可移植性好C. 即插即用D. 正确性有100%的保证53. 下列关于IP的设计流程正确的是 （ ）A. 规划和制定设计规范-定义关键特性-模块设计和集成-IP产品化-产品发布B. 定义关键特性-规划和制定设计规范-模块设计和集成-IP产品化-产品发布C. 规划和制定设计规范-定义关键特性-模块设

22、计和集成-产品发布-IP产品化D. 定义关键特性-规划和制定设计规范-模块设计和集成-产品发布-IP产品化54. 在项目规划和制定设计规划阶段，将开发整个项目周期中需要的关键文档，以下选项不包含其中的是（ ） A. 功能设计规范B. 验证规范C. 对外系统接口的详细定义D. 开发计划55. IP验证策略需要涵盖的测试类型有（ ） A. 兼容性验证B. 边界验证C. 随机验证D. 以上都是56. 以下关于验证平台的特征说法错误的是（ ）A. 验证平台的设计不会随着测试模块的不同而不同。B. 以事务处理的方式产生测试激励，检查测试响应。C. 验证平台应该尽可能地使用可重用仿真模块，而不是从头开始编

23、写。D. 所有的响应检查应该是自动的，而不是设计人员通过观看仿真波形的方式来判断结果是否正确。57. 下列关于可再用IP的说法正确的是（ ）A. 可再用IP是在充分高的抽象级上设计的，因而可以方便地在各种工艺和结构上转移。B. 可再用IP是参数化后的可重定目标IP，其优点是可以对功能加以裁剪以符合特定的应用。C. 可再用IP是着眼于按各种再使用标准定义的格式和快速集成的要求而建立的，便于移植，更重要的是有效集成。D. 以上说法均不正确。58. 根据IP的使用划分，IP建立者可以设计（ ）种形式的IP。A. 2B. 3C. 4D. 559. 国内IP市场相对落后有很多原因，以下选项不是原因之一的

24、是（ ）A. IP使用公司的规模太小因而很难承受高昂的IP使用费用；B. IP设计公司设计实力太弱以至于还没有自己的IP；C. 相关法律还不太成熟；D. IP未能得到充分的重视。60. 以下不属于IP供应商的是（ ）A. ARMB. RambusC. CevaD. 华为61. 一般把EDA技术发展分为3个阶段，以下选项不是EDA技术的发展阶段的是（ ）A. CAD B. GAL C. CAE D. ESDA62. 下列不属于EDA技术共同特点的是( )。A. 使用EDA软件设计电子系统，提高了设计的效率，缩短了设计周期。B. 使用EDA软件设计的电子系统，采用了模块化和层次化的设计方法。C.

25、使用EDA软件设计电子系统，不再需要分工设计，团体协作。D. 大多数EDA软件都具有仿真和模拟功能。63. 英文缩写ESL在EDA领域的具体含义是（ ）A. Electronic System LevelB. Electronic Sports LeagueC. Expected Significance Level D. English as a Second Language64. 目前的ESL工具通常采用工业建模语言进行建模，以下不是常用的工业建模语言的是（ ）A. VBB. C/C+C. SYSTEM CD. SYSTEM verilog65. 比较动态验证和静态验证，以下选项不是动态

26、验证的不足的是（ ）A. 动态验证很难选择激励达到覆盖电路所有功能的目的；B. 动态仿真很耗费时间；C. 动态验证只限于数字逻辑电路；D. 以上都是。66. 以下不属于动态验证工具的是（ ）A. NanoSim B. SPICEC. PrimetimeD. ModelSim67. 以下不是静态验证需要输入的信息的是（ ）A. 激励信息B. 电路模型C. 相关参数D. 命令68. 以下属于静态验证工具的是（ ）A. NanoSim B. SPICEC. PrimetimeD. ModelSim69. 以下属于逻辑综合工具的是（ ）A. NanoSim B. Design CompilerC. P

27、rimetimeD. ModelSim70. 一个好的综合工具的典型优化策略有（ ）A. 器件复用B. 时序重排C. 状态机重新编译D. 以上都是71. 内建自测（BIST）的基本结构包含电路有（ ）A. 选择器，向量生成器B. 响应分析器，选择器C. 被测电路，BIST控制器D. 以上都是72. 常用的可测性设计有（ ）A. 内部扫描测试设计B. 自动测试矢量生成C. 边界扫描测试D. 以上都是73. 在EDA 工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为（ ）。A. 仿真器B. 综合器C. 布局布线器D. 下载器74. 以下属于布局布线工具的是（ ）A. Astro B. De

28、sign CompilerC. PrimetimeD. ModelSim75. 下列不属于物理验证的分类类别的是（ ）A. DRC(设计规则检查)B. ERC(电器规则检查)C. LVS(版图电路图同一性比较)D. CTS(时钟树综合)76. 以下不属于参数提取类别的是 （ ）A. 1-D提取B. 2-D提取C. 3-D提取D. 4-D提取77. Xilinx公司定义的FPGA的最基本逻辑单位（ ） 。A. LUTB. sliceC. CLBD. RAM78. 下面哪个选项不属于Slice的内部结构（ ）A. 多路复用器B. 触发器C. LUTD. DCM79. FPGA的可编程是主要基于（

29、）结构。A. 查找表（LUT）；B. 与阵列可编程；C. 或阵列可编程；D. 与或阵列可编程；80. FPGA内的LUT本质上就是一个（ ） 。A. 触发器 B. 寄存器 C. RAMD. 以上都不是81. 在设计中要例化一个硬件乘法器以下方法不能实现的是A. CoreGen B. Language TemplateC. Architeture WizardD. 原理图方式82. 当使用CoreGen生成一个乘法器的时候，下面哪个选项属于不可配置的( )A. 乘法器类型 B. 输出端的符号和位宽C. 同步复位和时钟使能端的优先级D. 乘法器的结构组成83. 下列有关IOB的说法错误的是（ ）A

30、. IOB中分开了输入、输出端的时钟及时钟使能信号。B. IOB中共享了置位和复位信号。C. IOB中输入口采用了两个DDR寄存器。D. IOB中输出口采用了两个DDR寄存器。84. Xilinx的输入输出块称为（ ）A. IOBB. LABC. sliceD. LUT85. 下面不是单端I/O标准的是（ ）。A. LVTTL B. LVMOS C. LVDS D. GTL86. 下面不是信号标准的是（ ）A. GTLP B. LDTC. BLVDS D. ULVDS87. 使用数控阻抗DCI的好处是（ ）。A. 可以提高信号的完整性，通过消除残端反射。B. 减少板子布线的复杂度C. 减少为消

31、除残端反射的外部电阻的数量。D. 以上全部是。88. 下列有关数控阻抗DCI的说法错误的是（ ）。A. DCI常放置在传输线路的尾端。B. DCI可消除温度，电压对线路的影响。C. DCI将影响信号的完整性，主要是因为产生了残端反射。D. 电路采用DCI可以减少板子布线的复杂度。89. 在xilinx中RAM的实现方法有（ ）。A. 内嵌块RAMB. 分布式存储器C. 16位移位寄存器D. 以上都是90. 1LUT等于（ ） 。A. 8 RAM bits B. 16 RAM bits C. 32 RAM bits D. 64RAM bits91. Xilinx的FPGA芯片内部的块RAM可以配

32、置为（ ）A. 单端口RAMB. 双端口RAMC. FIFOD. 以上都是92. Xilinx公司的块RAM资源的结构基本容量（ ）A. 18KbB. 24KBC. 36KBD. 64Kb93. 最新的Virtex II 器件最多可以提供 个全局时钟输入端口和 个数字时钟管理模块。 （ ）A. 15，8 B. 16,7 C. 16,8 D. 15,794. Virtex-II最多有（ ）个专用全局时钟复用器。A. 4 B. 8 C. 16 D. 3295. 在xilinx的FPGA内嵌的DCM模块用来（ ）。A. 时钟管理B. 逻辑设计C. 信号处理D. 网络处理96. DCM的主要优点有(

33、)A. 实现零时钟偏移B. 消除时钟分配延迟C. 实现时钟闭环控制D. 以上均正确Verilog HDL一、 判断题（将判断结果填入括号中。正确的填“”，错误的填“”）：1. 硬件描述语言HDL的发展至今仅仅10多年历史，但成功地应用于设计的各个阶段：建模、仿真、验证和综合等。 （ ）2. Verilog HDL和VHDL都是用于逻辑设计的硬件描述语言，但只有VHDL语言成为IEEE标准。 （ ）3. Verilog的模块由两部分组成，一部分描述接口，另一部分描述逻辑功能。 （ ）4. Verilog模块的端口定义时不可同时进行I/O说明。 （ ）5. Verilog模块的内容包括I/O说明、

34、内部信号声明和功能定义。 （ ）6. 在引用Verilog模块时，必须严格按照模块定义的端口顺序来连接，并且标明原模块定义时规定的端口名。 （ ）7. Verilog HDL中的标识符可以是任意组字母、数字、$符号和_(下划线）符号的组合，但标识符的第一个字符必须是字母或者下划线。 （ ）8. 在Verilog HDL语言中有两种形式的注释，“/*.*/”是指注释在本行结束，“/”可以扩展至多行注释。 （ ）9. Verilog HDL中逻辑数值区分大小写，“0x1z”和“0X1Z”不同。 （ ）10. 在Verilog HDL语言中有三类常量：整型、实数型、字符串型，下划线符号“_”可以随意

35、用在整数或实数中，没有限制。 （ ）11. 在Verilog HDL语言中参数型常数经常用于定义延迟时间和变量宽度，在模块或实例引用时，可通过参数传递改变在被引用模块或实例中已定义的参数。 （ ）12. 在Verilog HDL语言中有两大类数据类型：线网类型、寄存器类型。 （ ）13. 在Verilog HDL语言中wire型数据常用来表示以assign关键字指定的组合逻辑信号，Verilog程序模块中输入、输出信号类型默认时自动定义为wire型。 （ ）14. 在Verilog HDL语言中reg型数据常用来表示“always”模块内的指定信号，常代表触发器，在“always”块内，被赋值

36、的信号也可以是wire型数据。 （ ）15. 在Verilog HDL语言中非阻塞赋值符“=”与小于等于符“=”意义完全不同，小于等于符是关系运算符，用于比较大小，而非阻塞赋值符用于赋值操作。 （ ）16. 在进行算术运算操作时，如果某一个操作数有不确定的值x，则整个结果为0。（ ）17. 在Verilog HDL语言中“&”和“|”都属于逻辑运算符。 （ ）18. Verilog HDL语言中的所有关系运算符有着相同的优先级别，关系运算符的优先级别低于算术运算符的优先级别。 （ ）19. 在Verilog HDL语言中条件运算符“?:”属于二目运算符。 （ ）20. 在Verilog HDL

37、语言的位运算符中除了“”是单目运算符以外，均为二目运算符，即要求运算符两侧各有一个操作数。 （ ）21. 在Verilog HDL位拼接表达式中不允许存在没有指明位数的信号，这是因为在计算拼接信号的位宽的大小时必须知道其中每个信号的位宽。 （ ）22. 在Verilog HDL中有两种移位运算符：“”，表达式“an”表示将操作数n右移a位。 （ ）23. Verilog HDL的缩减运算符运算结果为一位二进制数，与操作数位数无关。 （ ）24. 在电平敏感事件控制中，过程语句一直延迟到条件变为真后才执行，形式为：wait （condition） procedural_statement。 （

38、）25. 信号跳变沿事件控制中，过程语句的执行，需等到指定事件发生，否则不能继续执行。 （ ）26. 在Verilog HDL的条件语句中if和else后面可以包含一个内嵌的操作语句，也可以利用begin和end关键词包含多个操作语句。 （ ）27. 在Verilog HDL语言中执行完case分项后的语句，则继续执行下面语句，直到endcase语句。 （ ）28. 在Verilog HDL的case语句中必须存在default项。 （ ）29. 在Verilog HDL中repeat语句可以连续执行一条语句n次，格式为：repeat（表达式）语句;，表达式通常为常量表达式。 （ ）30. V

39、erilog HDL语言的while循环语句包含的语句至少被执行一次。 （ ）31. 在Verilog HDL中for语句的一般形式为：for（表达式1，表达式2，表达式3）语句。 （ ）32. Verilog HDL语言中for循环语句实际上相当于采用while循环语句，但语句更简练。（ ）33. 任务可以启动其它的任务和函数，而函数则不能启动任务。 （ ）34. 函数可以没有输入变量，只能与主模块共用同一个仿真时间单位。 （ ）35. 任务和函数往往是在大的程序模块中且在不同地点多次用到的相同的程序段。（ ）36. 监控任务$monitor连续监控指定的参数，只要参数表中的参数值发生变化，

40、整个参数表就在时间步结束时显示。 （ ）37. 系统函数$time可以返回一个32位的整数来表示当前的仿真时刻值，该时刻值是以模块的仿真时间尺度为基准的。 （ ）38. 系统任务$finish的作用是结束仿真过程，$finish可以带参数也可以省略，默认的参数值为0。 （ ）39. 系统任务$stop任务的作用是把EDK工具置成暂停模式，这个任务不可以带参数表达式。 （ ）40. 在Verilog HDL程序中有两个系统任务$readmemb和$readmemh用来从文件中读取数据到存储器中。 （ ）41. 在Verilog HDL程序中系统任务$random可用来产生随机数，函数被调用时返回

41、一个32位的无符号整数。 （ ）42. define命令只能出现在模块定义外面，宏名的有效范围为定义命令之后到源文件结束。 （ ）43. 条件编译是指当满足一定条件时对一组语句进行编译，而当条件不满足时则编译另一部分。 （ ）44. 在Verilog HDL语句中，include命令可以出现在源程序的任何地方，一个include命令可以指定多个被包含的文件。 （ ）45. 在Verilog HDL语句中，timescale命令的格式为：timescale/。 （ ）46. 十六位的二进制超前进位加法电路可以用两个四位二进制超前进位加法电路再加上超前进位形成逻辑来构成。 （ ）47. 八位的二进

42、制超前进位乘法电路可用两个四位二进制超前进位乘法电路再加上超前进位形成逻辑来构成。 （ ）48. 用逻辑图或门级结构的Verilog模块来表示比较器比利用Verilog HDL语言来设计更容易。 （ ）49. 多路选择器简称多路器，它是一个单输入，多输出的组合逻辑电路，在数字系统中有着广泛的应用。 （ ）50. 在硬线逻辑构成的运算电路中只要电路的规模允许，我们可以比较自由地来确定总线位宽，因此可以大大提高数据流通的速度。 （ ）51. 流水线设计实际上是把规模较大，层次较多的组合逻辑电路分为几个级，在每一级插入寄存器组并暂存中间数据。 （ ）52. 状态机的编码方式有多种，典型的编码方式有状

43、态位直接输出型编码、顺序编码和一位热码编码。 （ ）53. 一段式状态机描述方法就是将状态的同步转移，状态输出和状态的输入条件都写在一个always模块中。 （ ）54. 两段式状态机描述方法采用两个模块，采用同步时序描述状态转移，采用组合逻辑判断状态转移条件。 （ ）55. 在三段式FSM描述方法中判断状态转移的always模块的case语句判断的是下一状态“ns”，同步时序FSM输出的always模块的case语句判断的条件是当前状态“cs”。 （ ）56. Johnson计数器的特点是每次状态变化时仅有一个触发器改变状态,译码电路简单,译码时存在竞争冒险现象。 （ ）57. 格雷码计数器

44、(Gray counter)是为了在异步时钟域之间传递计数结果而用到的计数器，因为格雷码计数器计数时相邻的数之间只有一个bit发生了变化。 （ ）58. 通用移位寄存器是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。 （ ）59. 桶型移位寄存器的移位是通过对数据字的指定位左移或右移实现的。 （ ）60. 基于仿真的验证的目的是来检验RTL模型与门级网表之间在功能上仿真是否相一致，RTL模型与逻辑门级模型不可同时进行仿真。 （ ）61. 形式化验证也需要测试平台和测试矢量。 （ ）62. 在进行仿真时，功能正确性可以不考虑。 （ ）63. Verilog HDL语句“always

45、#5 clk = clk;”产生的时钟周期为5个时间单位。 （ ）64. 定时验证利用器件的模型和电路互连关系来分析电路的时序，判断在实际设计中是否能达到硬件定时约束条件和输入输出定时特性的要求。 （ ）65. 若一款FPGA其可运行的最大时钟频率为50MHZ，则以0.2ns为周期的时钟源可用。 （ ）66. 如果在时钟边沿前后输入端的数据不能在足够的时间内保持稳定，则边沿触发的触发器就不能正常工作。 （ ）67. 为了使触发器能正确工作，触发器输入端的数据必须在时钟有效沿之后足够长的时间内保持稳定。 （ ）68. 时钟输出延时是指从时钟定义点到不同的触发器时钟引脚的延时差。 （ ）69. 引

46、脚到引脚延时是指输入引脚处的信号经过时序逻辑进行传输，出现在外部引脚上时所需的时间。 （ ）70. 在定时验证中，完成定时验证内置的系统任务都有检查Verilog HDL语法错误的功能。 （ ）二、 单项选择题（选择一个正确的答案，将相应的字母填入题内的括号中）：1. 目前应用最广泛的硬件描述语言是（ ）。A. VHDL B. Verilog HDL C. 汇编语言 D. C语言2. HDL语言的英文全称是（ ）。A. Hard Design LanguageB. Hard Description LanguageC. Hard ware Description LanguageD. Hard

47、ware Design Language3. Verilog HDL与VHDL相比，其最大优点是（ ）。A. 容易掌握 B. 资源丰富 C. 易于理解和设计重用 D. 便于文档管理4. 对于特大型（千万门级以上）的系统级数字电路设计，下列设计语言更为合适的是（ ）。A. Verilog HDLB. VHDLC. 汇编语言D. C语言5. 下列关于Verilog HDL语言模块的结构说法错误的是（ ）。A. Verilog HDL的基本设计单元是模块B. 一个模块由两部分组成，一部分描述接口，另一部分描述逻辑功能C. 每个Verilog HDL程序包括3个主要部分：端口定义，I/O声明和功能定义

48、D. Verilog HDL结构位于module和endmodule声明语句之间6. 下列有关于Verilog HDL模块的说法错误的是（ ）。A. 模块的内容可以存在于module和endmodule两个语句之外B. 模块可以分为两种类型：一种是为了让模块最终能生成电路的结构，两一种只是为了测试设计电路的逻辑功能是否正确C. 每个模块要进行端口定义，并说明它是输出口还是输入口，然后对模块的功能进行描述D. Verilog HDL程序的书写格式自由，一行可以写几个语句，一个语句也可以分写多行7. 一模块的I/O端口说明：“input 7:0 a;”，则关于该端口说法正确的是（ ）。A. 输入端口，位宽为8 B. 输出端口，位宽为8C. 输入端口，位宽为7 D. 输出端口，位宽为78. 下列关于Verilog HDL语言模块的端口定义说法错误的是（ ）。A. 模块的端口表示的是模块的输入还是输出口名B. 在端口的声明语句中可以进行I/O说明C. 模块端口声明了模块的输入输出口，