数字习题解答789

1、数字电子技术基础习题解答习 题7题7.1 某时序电路的状态转换表如表P7.1 所示，电路中所用触发器为上升沿触发。若输入信号波形如图P7.1所示，设电路初始状态为00，请画出输出Z的波形。表P7.100011110001/010/100/000/0100/111/001/100/1图P7.1解：根据状态转换表P7.1所示的状态转换过程(注意Z的状态是以现态确定的)，触发器输出Q1和 Q2以及输出Z的波形如图7.1所示。画出波形图时，应注意Z与Q1、Q2、X之间的逻辑关系为组合逻辑关系。图7.1题7.2 异步时序电路如图P7.2。试分析此电路，写出时钟方程、驱动方程和状态方程，并画出状态转换表和

2、状态转换图。图P7. 2FF1FF3FF2解：电路没有输入控制信号，所以输出只与电路的原来状态相关。输出Q1、Q3为同步工作状态，时钟方程为CP1=CP3=CP，Q2为异步工作状态，时钟方程为CP2=Q1。各个触发器的驱动方程为：，。状态方程为，。电路的状态转换表如表7.2所示。状态转换图如图7.2所示。表7.2000001010011100101110111111101011011100100010010101100001110111010000011图7.2图P7. 3FF2FF3FF1“1”&题7.3电路如图P7.3所示。请写出此电路的驱动方程和状态方程，并画出状态转换表和状态转换图，最

3、后分析该电路功能。解：电路没有输入控制信号，所以输出只与电路的原来状态相关。触发器为同步工作状态，各个触发器的驱动方程为：，。状态方程为，。电路的状态转换表如表7.3所示。状态转换图如图7.3所示。表7.3000001010011100101110111001010011100101110111000101110100111001010000011图7.3题7.4 电路如图P7. 4所示。请写出此电路的输出方程、驱动方程和状态方程，并画出状态转换表和状态转换图。 图P7. 4&解：电路输入控制信号X，触发器为同步工作状态，各个触发器的驱动方程为：，X。状态方程为，X。电路的状态转换表如表7.4

4、所示。状态转换图如图7.4所示。表7.4 x0100011011000110111000110000100110Z1111101101110/1100/1000/1010/1图7.4001/1011/0101/1111/1题7.5 分析图P7. 5所示电路，写出驱动方程、状态方程和输出方程，并画出输出Y和Z在一系列时钟作用下的时序图。图P7. 5“1”解：电路没有输入控制信号，所以输出只与电路的原来状态相关。触发器为同步工作状态，各个触发器的驱动方程为：，。状态方程为， ，电路的状态转换表如表7.5所示。根据表7.5所示的电路状态转换表。可以作出图7.5所示电路在一系列时钟作用下，输出Y和Z时

5、序图如图7.5所示。图7.5表7.50001101101101100Y0111Z0011001ZCPJ Q2CI K 11图P7.6J Q3CI K J Q1CI K 题7.6 如图P7.6所示计数器中，若Q3Q2Q1的状态按自然二进制数编码，分析该电路的逻辑功能是什么计数器（同步，异步，加法， 法减，几进制）？（各个触发器的初始状态为零，写出驱动方程，状态方程和输出程，作状态转换图）。解：图P7.6所示电路，各个触发器的驱动方程为：，。状态方程为，。，。电路为异步计数器，CP1=CP2=CP，CP3。电路的状态转换表如表7.6所示。状态转换图如图7.6所示。根据图7.6所示的状态转换图，可知

6、电路为减法六进制计数器。表7.6 000001010011100101110111110000001010011100101010Z1001000000 111110101000图7.6011100010001ZZ=1其他Z=0题7.7 如图P7.7逻辑电路，设JK触发器的初始状态为零，画出在8个CP脉冲信号作用下Z端输出信号的波形，并对电路各部分的功能作必要的说明。图P7.71CPZCBA74LS138解：图P7.7所示电路，各个触发器的驱动方程为：，。状态方程为，。这部分触发器组成三位二进制加法计数器，计数过程为：000001010011100101110111000。74LS138集成译

7、码器以及与非门组成译码选择电路（函数产生电路，C端输入为高位，A端输入为低位），当计数器输出数据000、011、100、111时，译码选择器经与非门使得Z输出1。Z的输出波形如图7.7所示。图7.7题7.8 边沿JK触发器和边沿D触发器构成的时序电路和对应的时钟脉冲CP波形图如图P7.8所示，画出Q1，Q0的波形，其中RD是异步复位输入端。图P7.8 CP=1Q1 1D CI RD1Q0Q0 1J CI 1KQ1Q1CPRDQ0解：图P7.8所示电路，各个触发器的驱动方程为：，。状态方程为，。电路为异步时序电路，CP0=CP、CP1=Q0。输出信号Q1，Q0的波形如图7.8所示。图7.8Q1C

8、PRDQ00J=0图7.9(1)1J=1K0K1题7.9 试用JK触发器设计一个自然序列的同步十一进制计数器。解：十一进制计数，必须用四位二进制数表示计数过程，假定计数过程为加法计数过程，按规定选用的触发器采用JK触发器。根据图7.9(1)所示的JK触发器状态转换图，可以作出十一进制计数器的状态转换表如表7.9所示。表7.9 0000000100100011010001010110011110001001101000010010001101000101011001111000100110100000J3J2J1J00001001x00x101xx0x010x1x0xx11xxxx001x01x

9、x0x0K3K2K1K0xxxxxxx1xx0xxx11x0xxx0x1x00xx1110xxx0xx11x1x根据表7.9所示的状态转换关系，作出构成计数器的JK触发器激励信号的函数“卡诺图”如图7.9（2）（a）、（b）、（c）、（d）、（e）、（f）、（g）、（h）所示。00011110001xx1011xx111xxxx101xx0J0000111100001xx0101xx11xxxx1001xxJ10001111000001001xxxx11xxxx1000x0J2(b)(c)(a)图7.9（2）0001111000000001001011xxxx10xxXxJ3000111100

10、0x11x01x11x11xxxx10x1xxK00001111000xx1001xx1011xxxx10xxx1K1(e)(f)(d)0001111000xxxx01xxxx11xxxx1000x1K3(h)图7.9（2）0001111000xxxx01001011xxxx10xxxxK2(g)根据图7.9（2）所示的函数“卡诺图”，化简逻辑函数，得到构成十一进制计数器各个JK触发器的激励方程为：，。根据JK触发器的激励方程，可以作出十一进制加法计数器的逻辑电路如图7.9（3）所示。电路的进位信号图7.9（3） CP1RDQ2Z1J1KCIQ0RD1J1KCIQ1RD1J1KCIQ2RD1J

11、1KCIQ3RD&Q0Q1&Q3检验电路是否能够自行启动，根据电路的激励方程以及JK触发器的特性方程，逻辑电路的状态方程为，则电路的状态转换图如图7.9（4）所示。从图7.9（4）所示的状态转换过程，可以看出，电路能够自行启动。图7.9(4)0000000100100011010001010110011110001001101010111100110111101111题7.10 试用D触发器设计一个同步的五进制计数器。解：选用D触发器的同步五进制加法计数器状态转换表如表7.10所示。则触发器的激励方程为，。根据触发器的激励方程，可以作出五进制加法计数器的逻辑电路如图7.10所示。电路的进位信号

12、等于Q2。表7.10 000001010011100001010011100000D2D1D0001010011100000ZCP=1RDQ2DCIQ0RDDCIQ1RDDCIQ2RD&Q0Q11图7.10图P7.11 01111/11/00/00/00/01/01/10/0Q2Q1X/Z0010题7.11 设计一个满足图P7.11所示的状态转换图的同步时序电路。解：选用D触发器设计满足图P7.11 所示的状态转换图的逻辑电路。这样，根据图P7.11所示的状态转换关系，可以作出所要设计的逻辑电路状态转换表如表7.11所示。表7.11 X01000110110001101100101000011

13、01111D1D00010100001101111Z00010001表7.11中，Z的状态按的组合状态编写。根据表7.11的状态转换关系，可得电路的输出方程为Z=Q1Q0，电路的激励方程为，。化简逻辑函数的“卡诺图”如图7.11（1）所示。000111100010110111D1(b)图7.11（1）000111100000011011D0(a)根据触发器的激励方程和电路的输出方程可以作出满足图P7.11 所示的状态转换图的逻辑电路如图7.11（2）所示。ZCP=1RDQ2DCIQ0RDDCIQ1RD&Q01图7.11(2)&1&X题7.12 试用JK触发器设计一个检测串行序列“1101”的时

14、序电路。解：根据命题的要求，当依次输入1011时电路输出1信号，表明输入系列信号正确。否则为无效信号，电路的状态重新回到初始状态，所以电路的状态转换图如图7.12（a）所示，编码后的状态转换图如图7.12（b）所示。图P7.12（a） 1/11/01/00/00/01/00/0X/ZS4S2S0S10/0S30/01/0图P7.12（b） 1/11/01/00/00/01/00/0Q2Q1Q1X/Z1000100000010/00110/01/0使用JK触发器构成逻辑电路，根据图7.12（b）所示的状态转换情况，结合图7.9（1）JK触发器的状态转换图，可以作出电路的状态转换表如表7.12所示

15、。根据状态转换表，可以作出JK触发器的激励信号逻辑函数“卡诺图”如图7.12（c）、（d）、（e）、（f）、（g）、（h）所示。表7.12X01000001010011100000001010011100000010000000000001001011100001J2J1J000001x0x00xxx0000100x0x11xxx01K2K1K0xxxxx1x1xx111xxxxxxx0x0xx111xxZ0000100001000111100001xx010xxx110xxx1000xxJ1(d)00011110000000010xxx11xxxx100010J2(e)00011110000

16、xx0010xxx111xxx101xx1J0(c)图7.120001111000xx1101xxxx11xxxx10xx10K1(g)0001111000xxxx011xxx111xxx10xxxxK2(h)0001111000x11x01xxxx11xxxx10x01xK0(f)利用相关的逻辑函数“卡诺图”，化简激励信号的逻辑函数表达式。得到：，Z=Q2。根据JK触发器的激励方程表达式，利用JK触发器构成检测串行序列“1101”的时序电路如图7.12所示。CP图7.12RD1JCIQ0RD11KZX11&1JCIQ1RD1K&1JCIQ2RD1K&题7.13 试用JK触发器设计一个自然序列

17、的异步七进制计数器。解：按自然序列七进制加法的计数过程为000001010011100101110000。第七个CP脉冲信号时，次低位与最高位同时产生翻转，所以，次低位的输出可以作为最高位的CP信号，JK触发器采用后边沿触发器，则可以设计CP2=Q1。低两位计数触发器采用同步设计CP0=CP1=CP。电路的状态转换表如表7.13所示。根据表7.13所示的状态关系，可以得到表示激励方程函数卡诺图如图7.13（a）、（b）、（c）、（d）所示。表7.13000001010011100101110001010011100101110000J2J1J010111x1x11xx10111x1x0K2K1

18、K01xx1x110x1111xx1x111xZ00000010001111001xx1110x0J0(a)000111100x11x1x1xxK0(b)000111100xx101xxx1K1(d)图7.1300011110001xx101xxJ1(c)CP图7.13(e)RD1JCIQ0RD11KZQ11&1JCIQ1RD1K1JCIQ2RD1K&Q2Q0“1”化简触发器激励方程得到：，进位信号为Z=Q2Q1。根据触发器的激励方程和电路的输出方程，异步七进制加法计数器的逻辑电路如图7.13(e)所示。题7.14 试用D触发器设计一个自然序列的异步6进制计数器。解：按自然序列6进制加法的计数

19、过程为000001010011100101000。第二、四个CP脉冲信号时，次低位与最低位同时产生翻转，所以，最低位的输出信号可以用作次低位的CP信号，D触发器采用前边沿触发器，则可以设计CP1=，。最低和最高位计数触发器采用同步工作CP0=CP1=CP。电路的状态转换表如表7.14所示。根据表7.14所示的状态关系，可以得到表示激励方程函数卡诺图如图7.14（a）、（b）所示。表7.14000001010011100101001010011100101000D2D0010001101100Z0000010001111000010110xxD2(b)图7.140001111001001110x

20、xD0(a)CP图7.14(c)RDCIQ0RD1DZQ1&DCIQ1RD&DCIQ2RD&Q2Q0化简触发器激励方程得到：，进位信号为Z=Q2Q0。根据触发器的激励方程和电路的输出方程，异步七进制加法计数器的逻辑电路如图7.14(c)所示。题7.15 试用JK触发器设计能够实现如图P7.15转换功能的时序逻辑电路。图P7.15/0/0/0Q3Q2Q1Q0/Z/1/0/0/0/0/0/00110000100110010000001111100010001011101解：根据图P7.15所示的状态转换图，以及JK触发器的状态转换关系，可以编写出所要设计的逻辑电路状态转换表如表7.15所示。表7.

21、1500000001001100100110011101010100110011010001001100100110011101010100110011010000J3J2J1J00001001x00xx01x00xx10xxx0x0x1x00xx01xx0xK3K2K1K0xxxxxxx0xx01xx0xx00xx010x0x1x0xx00xx11x1根据状态转换表7.15所示的状态转换对应关系，可以作出构成逻辑电路所用JK触发器激励方程的逻辑函数“卡诺图”如图7.15（a）、(b)、(c)、(d)、(e)、(f)、(g)、(h）所示。00011110001xx0010xx1111xxx10

22、xxxxJ0(a)000111100001xx0100xx1100xx10xxxxJ1(b)0001111000000101xxxx11xxxx10xxxxJ2(c)图7.150001111000x01x01x10x11x1xx10xxxxK0(d)0001111000xx0001xx1011xxxx10xxxxK1(e)0001111000xxxx0100001101xx10xxxxK2(f)0001111000000001100011xxxx10xxxxJ3(g)0001111000xxxx01xxxx1101xx10xxxxK3(h)图7.15根据逻辑函数“卡诺图”化简相应的逻辑函数，得

23、到JK触发器的激励方程表达式为：，。 图P7.15 Q1RD=CPJQ0CIK RD1=1JQ1CIK RDJQ3CIK RDJQ2CIK RDQ2Q3Q0根据构成逻辑电路JK触发器的激励方程，可以作出实现如图P7.15转换功能的时序逻辑电路如图7.15所示。题7.16 试用D触发器设计能够实现如图P7.16转换功能的时序逻辑电路。图P7.16/0/0/0Q3Q2Q1Q0/Z/1/0/0/0/0/0/00100000100100011000001011000011101101001解：根据图P7.16所示的状态转换图，以及选用D触发器的状态转换关系，可以编写出所要设计的逻辑电路状态转换表如表7

24、.15所示。表7.1500000001001000110100010101100111100010010001001000110100010101100111100010010000D3D2D1D00001001000110100010101100111100010010000根据状态转换表7.16所示的状态转换对应关系，可以作出构成逻辑电路所用D触发器激励方程的逻辑函数“卡诺图”如图7.16（a）、（b）、（c）、（d）所示。0001111000100101100111xxxx1010xxD0(a)0001111000010101010111xxxx1000xxD1(b)0001111000

25、001001110111xxxx1000xxD2(c)0001111000000001001011xxxx1010xxD3(d)图7.16根据逻辑函数“卡诺图”化简相应的逻辑函数，得到选用D触发器的激励方程表达式为：， ，根据构成逻辑电路D触发器的激励方程，可以作出实现如图P7.16转换功能的时序逻辑电路如图7.16所示。图7.16 Q1RDCPDQ0CIRD1=1DQ1CIRDDQ3CIRDDQ2CIRDQ2Q3Q0=1题7.17逻辑电路如图P7.17所示，试分析其逻辑功能。若X端输入的串行码序列为3B59H=0011，1011，0101，1001B其时序如图所示，问Y端输出序列 H是什么？

26、注：第16个CP后Y的输出状态为序列最高位，第1个CP后 Y的输出状态为序列最低位，这样Y的十六个不同状态构成十六位自然二进制数序列B=H 。（写出驱动方程，状态方程和输出方程，作状态转换表，画出电路时序图）。 （每十六个脉冲循环一次，触发器为主从型触发器，其初始状态为零。）(a)YCPXJQ2CIK 1JQ1CIK 图P7.17 (b)67852341101191214151613CPX解：根据图P7.17（a）所示的电路连接，可知电路的JK触发器激励方程为，。电路的状态方程为：，。电路的输出方程为。由于电路的初始状态为0，根据状态方程和输出方程，可以作出电路的时序图如图7.17所示。678

27、52341101191214151613CPQ1XQ2Y图7.1767852341101191214151613根据图7.17所示的输出时序图，可得图P7.17所示的逻辑电路，在X端输入的串行码序列为3B59H=0011，1011，0101，1001B时，Y端的输出依次为0010, 0010, 0001, 0000，所以Y端输出序列2210 H。习 题8题8.1用D触发器构成的时序逻辑电路如图P8.1所示，Y1的输入信号频率为60KHZ方波信号，画出Y3，Y4， 的波形。1234567891012130CPtY1Y4Q1图P8.1CID4QCID3QCID1QCID2QCID0Q01111Y1

28、Y 4Y3Y2Y 2Y 3Q2Q3Q4CP解：根据图P8.1的电路连接，各个D触发器的连接为异步时序电路连接，CP0=CP， 。由于D触发器使用前边沿触发器，只有在低一级D触发器Q的状态从1跳变为0时，后一级D触发器状态发生变化。电路的状态方程为。构成逻辑电路D触发器的状态变化过程为：Q4Q3Q2Q100000001001000110100010101100111100010011010101111001101111011110000 ，1234567891314320CPt1516171819202122232425262728293010111231Q0Q1Q2Q3Q4Y3Y4图8.1而Q

29、0的状态变化为010，即就是对CP信号进行2分频。电路的输出，。由此可以作出图P8.1所示逻辑电路的Y3，Y4， 等各端的波形如图8.1所示。题8.2 用JK触发器和8选1数据选择器74LS152构成的时序逻辑电路如图P8.2所示。（1）.若Q2Q1Q0（Q2为最高位，Q0为最低位）的状态按自然二进制数编码，分析电路的逻辑功能；并画出输出端的波形。（2）.试用同步十进制加法计数器74LS160和8选1数据选择器74LS152构成与图P8.1.2所示逻辑电路功能一样的电路。同步十进制加法集成计数器74LS160芯片的逻辑功能如习题表8.1.2所示。表P8.2 CPEPET工作状态x0Xxx置零1

30、1Xx预置数x1101保持x11x0保持，但C=01111计数0CPttP8. 2 (b)0=11图P8.2(a)CP11J1KCIQ0RD1J1KCIQ1RD1J1KCIQ2RD74LS152D6D7D5D4D2D3D1D0A1A0A2解：（1） 根据图P8.2所示的逻辑电路结构，由JK触发器构成时序逻辑电路，由74LS152构成函数产生电路，为输出低电平有效。由JK触发器构成的时序逻辑电路激励方程为，。可以得到时序逻辑电路的状态方程为，电路的状态变化过程为：000011111110101011，001010101011，100001010101011。显然，在初始状态为000的情况下，电路

31、的主循环为011111110101011。这样，正常工作情况下001的状态是不出现的，所以（低电平有效）。构成时序逻辑电路的JK触发器初始状态为000，则电路的输出波形如图8.2（1）所示。从图8.2（1）所示的输出波形可以看出，电路稳定工作以后，每个四个脉冲周期循环一次，并且输出1信号，可以认为电路实现四进制的计数功能。CPtt图8. 2(1)0“1”图8.2（2）CIQ1Q0Q2Q3RDEPETLDD1D0D2D3C074LS16074LS152D6D7D5D4D2D3D1D0A1A0A21“1”CP（2）利用同步十进制加法计数器74LS160和8选1数据选择器74LS152实现四进制的计

32、数功能，可以采用反馈清零实现，具体的逻辑电路如图8.2（2）所示。Y端的输出波形基本与图8.2（1）所示波形一致。题8.3 图P8.3是一个用4位二进制加法计数器74161和4位二进制数码比较器74LS85组成的逻辑电路，试画出其状态转换图，判断电路的功能。解：根据图P8.3所示的电路连接和电路所采用的集成器件，可以看出，集成计数模块74LS161连接成“反馈置数”的计数器形式，置入的数据为0101；集成数值比较器74LS85连接成判断两个输入数据是否相等的逻辑电路，其中A端输入固定数据1101，B端的输入数据为计数器的输出信号。这样，当数值比较器74LS85的两个输入数据相等，即计数器74L

33、S161计数输出数据为1101时，Y(A=B)端输出1信号，该信号经非门反相，输出0作为集成计数器74LS161 同步预置数控制LD端的控制信号，即在计数器输出1101之后的下一个CP脉冲，计数器重新置数0101。所以，图P8.3所示的逻辑电路具有111001011001（9进制）加法计数器的逻辑功能。1图 P8.3 174LS161ETTETPCID3D2D1D0CoQ3Q2Q1Q01A3A2A1A0B3B2B1B0I(A=B)I(AB)Y(A=B)Y(AB)74LS85题8.4 用D触发器构成的逻辑电路如图P8.4所示，试写出各个触发器的驱动方程，输出状态方程，电路的状态转换图。分析电路为

34、几进制计数器。并写出进位脉冲的函数表达式。111001010000图8.4100011101110解：根据图P8.4的电路连接，构成逻辑电路的各个D触发器的驱动方程为：，电路的状态方程为： ，。根据电路的状态方程，可以推算出电路状态转换图如图8.4所示。从电路的状态转换图可以看出，如图P8.4所示的D触发器构成逻辑电路具有同步加法六进制计数器的逻辑功能。题8.5 分析图P8.5所示逻辑电路为几进制计数器。解：集成计数器40193为双时钟可逆计数器，计数时钟信号从CPD端输入时为减法计数过程，清零控制输入RD端（高电平有效）、预置数控制信号输入LD端（低电平有效）的输入信号都是异步有效。根据图P

35、8.5所示的电路连接，计数器计数输出为0110时，LD端的控制信号为0，即刻对计数器进行“预置数”，输入数据为0000，此后，计数器重新从0000开始减法计数。故此，计数器的计数过程为00001111111011011100101110101001100001110000。一共经历10CP脉冲信号实现循环，所以，图P8.5所示的电路为10进制减法计数器。题8.6 若图P8.6所示逻辑电路为9进制计数器，分析D端输入数据M应为多少。解：从图P8.6所示的电路连接可知，集成计数器40193连接成加法计数工作状态，计数输出数值为1101时，通过与非门输出0的信号加到“预置数”控制信号输入LD端，使得

36、集成计数器40193异步“置数”。如果欲使计数器实现9进制计数，必须经历9个CP脉冲时，计数器正好输出1101数据信号，D端输入数据M应为110110010100的输入数据。题8.7 反馈预置数计数器如图P8.7所示，分析为几进制计数器。解：根据图P8.7所示的电路连接，M0时，连接成加法计数器的40193集成计数器输出端输出1011时，异步预置数LD端输入有效0信号，由于预置数输入数据为0000，所以计数器实现101100001011，即实现11进制的计数器。 M1时，连接成加法计数器的40193集成计数器输出端输出0101时，异步预置数LD端输入有效0信号，由于预置数输入数据为0000，所

37、以计数器实现010100000101，即实现5进制的计数器。图中的CO端输出为脉冲宽度极小的进位信号。 题8.8 反馈清零计数器如图P8.8所示，分析为几进制计数器。解：根据图P8.7所示的电路，集成计数器40193连接成加法计数器的计数过程，输出端输出1011时，异步清零端RD端输入有效1信号，即实现11进制的计数器。图中的CO端输出为脉冲宽度一个CP周期的进位信号。题8.9 可控进制计数器如图P8.9所示，分析在X=0，X=1时，各为几进制计数器。解：图P8.9所示的逻辑电路中，集成计数器40192为双时钟十进制可逆计数器，若CP信号从CPU端输入，从0000计数至1001（经历9个计数脉

38、冲）时，产生进位信号，且在CP=1时有效，根据图P8.9的电路连接，在集成计数器40192输出1001时，产生的低电平输出的进位信号加到异步预置数LD端，若X=0，输入预置数为0100，则电路实现1001-01000101，即五进制计数功能；若X=1，输入预置数为0001，则电路实现100100011000，即八进制计数功能。 RD D0 D1D2D3LD CO CPD BO Q0 Q1 Q2 Q3CPU COQ3Q2Q1QO40192 图P8.9CP 1X RD D0 D1 D2D3LDCOCPD BO Q0 Q1 Q2 Q3CPUCO& Q3Q2Q1QO40192图 P8.10CP 1 题

39、8.10 集成计数器40192芯片构成的逻辑电路如图P8.10所示，分析电路为几进制计数器。解：图P8.10所示的集成计数器40192连接成加法器计数功能，当计数器至1001时，产生异步反馈清零信号，计数器40192清零，重新从0000开始计数，所以电路实现的计数进制为1001-00001001，即就是9进制计数器，且在第八个CP脉冲时，产生进位信号。CO CP Q3Q2Q1QORD(1) CPR 74LS290 RD(2) LD(1) LD(2) CPW Q SD RD Q 1 & Q3 Q2 Q1 QO 图 P8.11题8.11 集成计数器74LS290芯片构成的逻辑电路如图P8.11所示

40、，分析电路为几进制计数器。解：图P8.11所示的逻辑电路，集成计数器74LS290的Q0端输出信号用作CPW的时钟信号时，集成计数器74LS290具有十进制的加法计数功能，计数过程为00001001变化。图P8.11中，集成计数器74LS290的RD端输入低电平固定信号，所以集成计数器74LS290无清零动作，而LD端连接到基本RS触发器的Q端，当触发器的Q端输出为1信号时，集成计数器74LS290预置数，预置数据为1001。在集成计数器74LS290的输出数据为0101时，基本RS触发器的Q端输出1信号，经过反馈，74LS290预置数为1001，经过下一个CP信号的上升沿，基本RS的RD端输入0信号，RS触发器清零，使得预置数信号解除，而在同一个CP信号的下降沿，集成计数器74LS290的输出状态由1001跳变为0000状态。所以图P8.11所示的逻辑电路的计数过程为1001000000010010001101001001（0101），一共经历六个CP脉冲信号循环一次，故此图P8.11所示的逻辑电路为六进制计数器。题8.12 用两片集成计数器40192芯片构成