王大政课程设计报告

1、.数字电子技术课程设计题目：基于FPGA的全自动洗衣机设计院 系：工学院专业班级：通信工程12秋2班姓 名：王大政学 号：12032067小组成员：黄俊尧、王大政指导教师：赵兰、周丽婕、徐振完 成 日 期 2015年 1月目 录1 课题背景12 Quartus II软件、FPGA硬件介绍22.1 Quartus II软件介绍22.2 FPGA硬件介绍23 全自动洗衣机的总体方案43.1方案内容43.2设计原理43.3设计框架54 全自动洗衣机各模块解析64.1 LED状态灯模块64.1.1 LED状态灯模块流程图64.1.2 LED状态灯模块仿真结果和分析64.2 BCD译码器模块74.2.1

2、 BCD译码器模块流程图74.2.2 BCD译码器模块仿真结果和分析74.3 报警器模块84.3.1报警器模块流程图和仿真85 全自动洗衣机整体电路仿真105.1 全自动洗衣机整体流程图105.2 全自动洗衣机整体仿真结果和分析106 程序下载调试图117 设计总结13参考文献14附 录15数字电子技术课程设计1 课题背景洗衣机是一种在家庭中不可缺少的家用电器,发展非常快,而全自动式洗衣机因使用方便更加得到大家的青睐,全自动即进水、洗涤、漂洗、甩干等一系列过程自动完成,控制器通常设有几种洗涤程序,对不同的衣物可选择不同的洗涤方式。从古到今，洗衣服都是一项难于逃避的家务劳动，而在洗衣机出现以前，

3、对于许多人而言，它并不像田园诗描绘的那样充满乐趣，手搓、棒击、冲刷、甩打这些不断重复的简单的体力劳动，留给人的感受常常是：辛苦劳累。1911年美国人又研制了世界上第一台电动洗衣机。1920年美国的玛依塔格公司又把洗衣机的木制桶改为铝制桶体，第二年又把铝制桶体改为外层铸铝、内层为铜板的双层结构。1936年，他们又将搪瓷用于洗衣机桶体。与此同时，世界各地也相继出现了洗衣机。欧洲国家研究成功了喷流式洗衣机和滚筒式洗衣机1。第二次世界大战结束后，洗衣机得到了迅速的发展，研制出具有独特风格的波轮式洗衣机。这种洗衣机由于其波轮安装在洗衣桶底，又称涡卷式洗衣机。全自动洗衣机的发展首先表现在洗涤方式发生巨大变

4、化。原先大多侧重于水流的改变、动力的加大。现在，超音波、电解水、臭氧和蒸汽洗涤的运用，使洗衣机的去污能力从单纯依靠洗衣粉、洗涤剂的化学作用和强弱变化的水流机械作用，向更高层次的健康、环保洗涤方式转变，特别是电解水、超音波技术在洗衣机行业的运用几乎改变了洗衣机的历史洗衣不用或少用洗衣粉、洗涤剂，减少化学品对皮肤的损害和对环境的污染。电解水、臭氧、蒸汽的杀菌除味及消毒功能倍受青睐，引发了洗衣机消费健康潮。另一变化就是高度自动化、智能化、人性化。从半自动、全自动到现在流行的人工智能、模糊控制，只需按一下按钮一切搞定2。 2 Quartus II软件、FPGA硬件介绍2.1 Quartus II软件介

5、绍Quartus II 是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点3。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以

6、充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。此外，Quartus II通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统;支持Altera的片上可编程系统(SOPC)开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台4。MaxplusII作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对MaxplusII的更新支持，Quartus II与之相比不仅仅是支持器

7、件类型的丰富和图形界面的改变。Altera在Quartus II中包含了许多诸如SignalTapII、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了MaxplusII友好的图形界面及简便的使用方法。AlteraQuartus II作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎5。2.2 FPGA硬件介绍FPGA（FieldProgrammable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成

8、电路(ASIC) 领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。它是当今数字系统设计的主要硬件平台，其主要特点就是完全由用户通过软件进行配置和编程，从而完成某种特定的功能，且可以反复擦写。在修改和升级时，不需额外地改变PCB 电路板，只是在计算机上修改和更新程序，使硬件设计工作成为软件开发工作，缩短了系统设计的周期，提高了实现的灵活性并降低了成本，因此获得了广大硬件工程师的青睐。1984 年，在硅谷工作的Bernie Vonderschmitt、Ross Freeman 和 Jim Barnett 共同构建了一个设想，他们梦想创立一家不同于一

9、般的公司。他们希望创建一家在整个新领域内开发和推出先进技术的公司。并且，他们还希望以这种方式领导它:在这里工作的人们热爱他们的工作、享受工作的乐趣，并对他们所从事的工作着迷。创造性地推出了“无晶圆半导体”公司的概念。2009 年2 月18 日，Ross Freeman 因他的这项发明-现场可编程门阵列 (FPGA) 而荣登2009 美国发明家名人堂。Freeman 先生的发明是一块全部由“开放式门”组成的计算机芯片，其专利号为 4,870,302。采用这种芯片，工程师可以根据需要进行编程，添加新的功能，满足不断发展的标准或规范要求，并可在设计的最后阶段进行修改。 对PROM、EPROM、E2P

10、ROM 熟悉的人都知道这些可编程器件的可编程原理是通过加高压或紫外线导致三极管或MOS 管内部的载流子密度发生变化，实现所谓的可编程，但是这些器件或只能实现单次可编程或编程状态难以稳定。FPGA 则不同，它采用了逻辑单元阵列LCA(Logic Cell Array) 这样一个新概念，内部包括可 配置逻辑模块CLB(Configurable Logic Block)、输出输入模块IOB(InputOutput Block) 和内部连线(Interconnect)三个部分6。3 全自动洗衣机的总体方案3.1方案内容1. 设计一个电子定时器，控制洗衣机作如下运转：定时启动正转20秒暂停10秒反转20

11、秒暂停10秒定时未到回到“正转20秒暂停10秒”，定时到则停止；2. 若定时到，则停机发出音响信号；3. 用两个数码管显示洗涤的预置时间（分钟数），按倒计时方式对洗涤过程作计时显示，直到时间到停机；洗涤过程由“开始”信号开始；4. 三只LED灯表示“正转”、“反转”、“暂停”三个状态7。3.2设计原理洗衣机控制器的设计主要是定时器的设计，由一片FPGA和外围电路构成了电器控制部分。FPGA接收按键的控制命令，控制洗衣机的工作状态、并控制显示工作时间以及设定直流电机正反转控制、制动控制、起停控制和运动状态控制（洗衣机洗涤过程如图3.1所示）。对FPGA芯片的编程采用模块化的VHDL (硬件描述语

12、言)进行设计，设计分为三层实现，顶层实现整个芯片的功能。顶层和中间层多数是由VHDL的元件例化语句实现。中间层由无刷直流电机控制、运行模式选择、定时器、显示控制、键盘扫描以及对直流电机控制板进行速度设定、正反转控制、启停控制等模块组成，它们分别调用底层模块。用LED显示正转20秒，暂停10秒，反转20秒，暂停10秒，60秒为一周期。因此此次设计的关键是计数器和定时器的设计。图3.1设计框架4 全自动洗衣机各模块解析4.1 LED状态灯模块由in_gei、in_shi输入分别为定时器个位和十位的时间信号，gei和shi为输出信号。此模块是为了实现洗衣机能够定时输入的功能，保证洗衣机能够正常运行。

13、 4.1.1 LED状态灯模块流程图图4.1LED状态灯模块 Clk是状态灯的时间信号；over是给灯模块提供停止信号；deng是输出端，deng2.0三个灯分别亮时，说明洗衣机处于“正转”、“暂停”、“反转”三个状态。 4.1.2 LED状态灯模块仿真结果和分析图4.2 LED状态灯模块仿真图从仿真图上可以看到的我们给一个周期为20的时钟信号，那么输出上面的灯2代表的是正转.输出上面的1代表的是暂停.输出上面的0代表的是反转.那么随着时钟信号的输入.灯的运转的模式正好就是正转-暂停-反转-暂停的模式。然后不断的循环输出.这正和我们设计的灯的输出是一致的，也就证明了LED灯设计的成功。4.2

14、BCD译码器模块流程图Clk是分频器的时间信号，cp是以一秒钟为单位的60分频输出，提供给时间计数器的时间信号；wash_cp是6分频输出，提供状态灯的状态信号。 4.2.1 BCD译码器模块流程图图4.3BCD译码器模块流程图BCD是译码器的译码输入，led7是输出端口，接七段数码显示器。4.2.2 BCD译码器模块仿真结果和分析图4.4 BCD译码器模块仿真图正如图上的一样，我们给BCD输入的为0到15的输入.那么我们可以从输出上面可以看到.正如我们所给的0到9阳极的数码管显示的数字。比如输入为0，那么输出就是为0000001。正好在数码管上能够显示0的数字。我们的是7位，并不是8位，缺少

15、一个数码管上的点的数字，但是并不影响数字的显示。成功的输出了0到9的数字。证明BCD译码器的波形仿真的成功。4.3报警器模块 4.3.1 报警模块流程图和仿真图4.5 报警器模块流程图当报警器的输入cp=1时，输出信号warm和输入信号clk相同。图4.6 报警器模块仿真结果图正如图所示的一样，我们给一个周期为20的时钟信号.随意给个CP高电频。证明我们打开了开关。那么输出的报警器也正是和我们预计的一样，给他时钟信号。他能够随着时钟信号而报警。因为这个是单独的报警器的模块。所以报警的信号和时钟信号的反应成对应关系。证明了报警器模块的波形的成功。5 全自动洗衣机整体电路仿真5.1 全自动洗衣机整

16、体流程图图5.1 全自动洗衣机整体流程图5.2 全自动洗衣机整体仿真结果和分析图5.2 全自动洗衣机整体仿真结果图6 程序下载调试图1. 如图6.1.开发板显示中看到数字就是程序成功的拷到了开发板上的时候的原始样子图6.1原始时间2. 如图6.2开发板显示中看到的数字是任意设定一个时间.在0到60之间.如24图6.2 任意设定一个时间3. 如图6.3 开发板显示中数字是当时间减到18分钟时候，暂停的灯亮起的时候图6.3暂停灯亮4. 如图6.4 开发板显示中看到数字时的当时间减到18分钟时候，正转的灯亮起的时候图6.4正转灯亮5. 如图6.5 开发板显示中看到数字是当时间减到18分钟时候，反转的

17、灯亮起的时候图6.5反转灯亮6. 如图6.5 开发板显示中看到的数字是当时间减到0分钟时候，报警的灯亮起的时候图6.5报警器灯亮7 设计总结1、设计过程中遇到的问题及解决方法设计中第一个问题就是如何实现设计要求，需要用什么器件实现所需功能。实现定时用减法计数器，实现正转，反转，暂停用译码电路，实现先使用数码管。接着是仿真波形如何实现，需设置合适的定时时间。硬件测试选用数码管和LED灯，选择模式6，实现定时和显示工作状态。2、设计体会课程设计是培养学生综合运用所学知识，发现，提出，分析和解决实际问题，锻炼实践能力的重要环节，是对学生实际工作能力的具体训练和考察过程。回顾此次的数字电子技术课程设计

18、，感慨很多，从选题到定稿，从理论到实践，在这两周里有苦有甜，苦多于甜，第一天我们想设计思路，选方案。第二天，我们编程序，在这个环节里不断出错，程序编译出现很多错误，我和搭档就仔细看程序，检查程序，不断修改才编译成功，我们非常高兴，但是接下来的功能仿真波形一直出错，找不出原因，我们和同学仔细讨论，又查找错误，不断修改，终于仿真成功。最后一步就是硬件测试，在此环节里也是不断出现乱码，但经过认真反复检查和不断对程序调试，结果最终还是出来了。通过这次课程设计使我懂得了理论和实际相结合是很重要的，只有把理论和实际结合起来，从理论得出结论，才能真正弄懂知识。同时，在这次设计中我发现了自己的不足之处，对以前

19、所学知识理解的不够深刻，掌握的不够牢固，通过这次设计之后，一定把以前学过的知识重新温故。这次设计能够成功，多靠同学的帮助，老师的指导，在此，对给过我帮助的同学和老师表示衷心的感谢！3、对设计的建议希望在以后的学习中像这样的设计能够多进行，以提高我们的思考动手能力，与实践结合的能力，也希望老师能够给予更多的指导和帮助8。参考文献1 谭会生，张昌凡。EDA技术及应用M。西安：西安电子科技大学出版社，2008：11-15。2 马学条。 Quartus II在数字电路实验中的应用J。北京大学学报，2009，第6期：2-3。3焦素敏。EDA课程设计指导书M。郑州：河南工业大学，2008：75-89。4

20、黄继业，潘松。EDA技术实用教程M。北京：科学出版社，2012：124-136。5王国栋,潘松等。VHDL实用教程M。成都：电子科技大学出版社，2011：24-32。6 张亦华,延明。数字电路EDA入门M。北京：电子工业出版社，2008：46-54。7 夏宇闻。Verliog数字系统设计教程M。北京：航空航天大学出版社，2009：20-25。8 杨海钢,孙嘉斌,王慰。 FPGA器件设计技术发展综述D。北京：中国科学院电子学研究所,2010。附 录LED状态灯器模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arit

21、h.all;use ieee.std_logic_unsigned.all;entity deng is port( clk :in std_logic; over :in std_logic; deng : out std_logic_vector(2 downto 0) );end deng;architecture di of deng is signal count : std_logic_vector(2 downto 0); signal deng1 : std_logic_vector(2 downto 0);begindeng=deng1;process(clk) isbegin if rising_