第4章 CPU及其控制器

1、第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5第第4 4章章CPUCPU及其控制器及其控制器 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.14.1 CPU CPU概述概述 4.24.2 指令周期指令周期 4.34.3 8086 8086微处理器微处理器 第第4 4 章章 C CP PU U及及其其控控制制器器 4.44.4 控制单元的设计控制单元的设计 4.54.5 微处理器技术的发展微处理器技术的发展 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5本章要点本章要

2、点lCPUCPU的功能、组成和寄存器组的功能、组成和寄存器组l一条运算指令的完整执行过程一条运算指令的完整执行过程l80868086微处理器的功能结构，微处理器的功能结构，80868086的的寄存器组，寄存器组，80868086的存储器组织的存储器组织l组合逻辑控制器的结构和基本原理组合逻辑控制器的结构和基本原理l微程序控制的基本原理微程序控制的基本原理第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.1 CPU4.1 CPU概述概述 4.1.14.1.1 CPU CPU的功能的功能 4.1.34.1.3 CPU CPU的寄存器的寄存器 4.1.24.

3、1.2 CPU CPU的组成的组成 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.1.1 CPU4.1.1 CPU的功能的功能 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.1.1 CPU4.1.1 CPU的功能的功能 (1) (1) 指令控制：指令控制：(2) (2) 操作控制：操作控制：第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5片内数据总线片内数据总线BAFECD.图图4.1 A寄存器中的数据传送到寄存器中的数据传送到B寄存器示意寄存器示意图中小箭头为门

4、控信号图中小箭头为门控信号举例：实现指令举例：实现指令MOV B,AMOV B,A 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5(3) (3) 时序控制：时序控制：(4) (4) 数据加工处理：数据加工处理：(5) (5) 异常事件处理：异常事件处理：第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.1.2 CPU4.1.2 CPU的组成的组成 传统传统CPU主要由控制器和运算器两大部件组成，主要由控制器和运算器两大部件组成，为了配合这两部分工作，一般为了配合这两部分工作，一般CPU内部还包含有内部还包含有一

5、些寄存器。一些寄存器。控制器由程序计数器控制器由程序计数器PC、地址寄存器、地址寄存器AR、指令、指令寄存器寄存器IR、指令译码器、指令译码器ID、时序产生器和操作控、时序产生器和操作控制器等部分组成。制器等部分组成。运算器由算术逻辑部件运算器由算术逻辑部件ALU、累加器、累加器AC、数据缓、数据缓冲寄存器、寄存器组和程序状态寄存器冲寄存器、寄存器组和程序状态寄存器PSW组成，组成，它是数据加工处理部件。运算器接受控制器的命它是数据加工处理部件。运算器接受控制器的命令完成具体的数据加工任务。令完成具体的数据加工任务。第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34

6、.44.5算术逻辑部件算术逻辑部件ALU累加器累加器AC寄存器组寄存器组状态寄存器状态寄存器PSW地址寄存器地址寄存器AR缓冲寄存器缓冲寄存器DR指令寄存器指令寄存器IR指令译码器指令译码器ID操作控制器操作控制器时序产生器时序产生器CCCCCC程序计数器程序计数器PCCCC时钟时钟存储器存储器M输入输出接口输入输出接口数据总线数据总线状态反馈状态反馈地址总线地址总线微操作信号微操作信号图图4.2 CPU主要组成部件逻辑结构示意图主要组成部件逻辑结构示意图（图中（图中C为来自控制器的控制信号）为来自控制器的控制信号）CPU第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4

7、.34.44.54.1.3 CPU4.1.3 CPU的寄存器的寄存器 寄存器用来保存运算和控制过程中的中间寄存器用来保存运算和控制过程中的中间结果、最后结果、控制信息和状态信息。结果、最后结果、控制信息和状态信息。各种各种CPU的寄存器可能有所差异，一般的寄存器可能有所差异，一般CPU都具有数据缓冲寄存器、指令寄存器、都具有数据缓冲寄存器、指令寄存器、程序计数器、地址寄存器、累加寄存器和程序计数器、地址寄存器、累加寄存器和状态寄存器等状态寄存器等6种寄存器。种寄存器。第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.1.3 CPU4.1.3 CPU的寄

8、存器的寄存器 数据和指令缓冲寄存器数据和指令缓冲寄存器DR DR 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.1.3 CPU4.1.3 CPU的寄存器的寄存器 程序计数器程序计数器PC存放要取的指令地址，它具有自动计存放要取的指令地址，它具有自动计数的功能。当数的功能。当CPU按照程序计数器的内容取来指令按照程序计数器的内容取来指令到指令缓冲寄存器中后，程序计数器到指令缓冲寄存器中后，程序计数器PC自动修改计自动修改计数，指出下一条要执行的指令在主存中的存放地址。数，指出下一条要执行的指令在主存中的存放地址。有两种修改计数值的情况：有两种修改计数

9、值的情况：（1）当）当CPU顺序执行指令时，程序计数器根据当前顺序执行指令时，程序计数器根据当前已取指令的长度（字节数），自动计数。已取指令的长度（字节数），自动计数。（2）当）当CPU执行分支转移指令时，如果是相对寻址，执行分支转移指令时，如果是相对寻址，程序计数器的值修改为当前地址加上一个偏移量（有程序计数器的值修改为当前地址加上一个偏移量（有符号数），得到转移目的指令在主存中的地址；如果符号数），得到转移目的指令在主存中的地址；如果是直接寻址，则将转移指令中的绝对转移地址送给程是直接寻址，则将转移指令中的绝对转移地址送给程序计数器。这样，序计数器。这样，CPU便按照便按照PC寄存器的内容

10、去取寄存器的内容去取得转移目标的第一条指令。得转移目标的第一条指令。程序计数器程序计数器PCPC 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.1.3 CPU4.1.3 CPU的寄存器的寄存器 CPU取得的指令经缓冲寄存器转送给指令寄存取得的指令经缓冲寄存器转送给指令寄存器器IR，由指令寄存器保存当前，由指令寄存器保存当前CPU要执行的一要执行的一条指令，为指令译码与分析作准备。一条指令条指令，为指令译码与分析作准备。一条指令由地址码和操作码两部分组成。指令寄存器中由地址码和操作码两部分组成。指令寄存器中操作码部分送指令译码器操作码部分送指令译码器

11、ID译码，地址码部分译码，地址码部分送程序计数器（对程序转移指令）或地址寄存送程序计数器（对程序转移指令）或地址寄存器（以便取操作数）。器（以便取操作数）。指令寄存器指令寄存器IRIR 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.1.3 CPU4.1.3 CPU的寄存器的寄存器 地址寄存器地址寄存器AR用来存放当前用来存放当前CPU所要访问的主存单所要访问的主存单元或元或I/O端口的地址。当端口的地址。当CPU要对主存或外围设备的要对主存或外围设备的信息进行存取时，必须进行地址定位。地址定位是信息进行存取时，必须进行地址定位。地址定位是CPU将地

12、址寄存器将地址寄存器AR中的地址信息传送到地址总线中的地址信息传送到地址总线上，再由主存中的地址译码电路实现对要访问的主存上，再由主存中的地址译码电路实现对要访问的主存单元定位。在地址定位的过程中，地址信号必须稳定。单元定位。在地址定位的过程中，地址信号必须稳定。因此，地址信息要由一个寄存器来保存，这个寄存器因此，地址信息要由一个寄存器来保存，这个寄存器就是地址寄存器。在就是地址寄存器。在CPU访问外设的过程中，地址访问外设的过程中，地址寄存器寄存器AR同样实现对同样实现对I/O端口的定位。端口的定位。地址寄存器地址寄存器ARAR 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1

13、作业作业4.34.44.54.1.3 CPU4.1.3 CPU的寄存器的寄存器 简称累加器。累加器的入口是从缓冲寄存器取得要运简称累加器。累加器的入口是从缓冲寄存器取得要运算的源数据，或者存放来自算术逻辑单元的运算结果算的源数据，或者存放来自算术逻辑单元的运算结果数据。它的数据出口是算术逻辑单元，即为算术逻辑数据。它的数据出口是算术逻辑单元，即为算术逻辑单元提供一个操作数。之所以命名累加器，是因为算单元提供一个操作数。之所以命名累加器，是因为算术逻辑单元最基本的操作是加法。一个运算器至少有术逻辑单元最基本的操作是加法。一个运算器至少有一个累加器。有的甚至更多，如采用一个累加器。有的甚至更多，如

14、采用2个、个、4个、个、8个个等多累加器结构。在多累加器结构的运算器中，累加等多累加器结构。在多累加器结构的运算器中，累加器也可作通用寄存器，这些寄存器都可以为算术逻辑器也可作通用寄存器，这些寄存器都可以为算术逻辑单元提供操作数，或存放操作结果。单元提供操作数，或存放操作结果。累加寄存器累加寄存器ACAC 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.1.3 CPU4.1.3 CPU的寄存器的寄存器 状态寄存器用来反映执行算术逻辑运算指令及各类测状态寄存器用来反映执行算术逻辑运算指令及各类测试指令时的运算结果状态，这些结果状态主要包括运试指令时的运

15、算结果状态，这些结果状态主要包括运算结果进位标志、运算结果为零标志、运算结果溢出算结果进位标志、运算结果为零标志、运算结果溢出标志、运算结果符号标志、运算结果奇偶标志等。状标志、运算结果符号标志、运算结果奇偶标志等。状态寄存器与运算器直接相连，自动产生并保存各类状态寄存器与运算器直接相连，自动产生并保存各类状态标志，这些标志为后续指令的执行提供判断条件。态标志，这些标志为后续指令的执行提供判断条件。状态寄存器还保存一些控制标志，如中断允许标志、状态寄存器还保存一些控制标志，如中断允许标志、单步标志、方向标志等。控制标志是通过专用指令设单步标志、方向标志等。控制标志是通过专用指令设置的。置的。状

16、态寄存器状态寄存器PSWPSW 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5一条运算指令的完整执行过程一条运算指令的完整执行过程 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5一条运算指令的完整执行过程一条运算指令的完整执行过程 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5一条运算指令的完整执行过程一条运算指令的完整执行过程 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.2 4.2 指令周期指令周期 4.2.14.2.1

17、 指令周期的基本概念指令周期的基本概念 4.2.34.2.3 指令执行的微操作流程指令执行的微操作流程 4.2.24.2.2 几个典型的机器周期几个典型的机器周期 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.2.1 4.2.1 指令周期的基本概念指令周期的基本概念 微处理器的基本时序微处理器的基本时序 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.58086的一个典型的访存读机器周期的一个典型的访存读机器周期, 它需要它需要4个个T周期周期 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业

18、作业4.34.44.5微处理器的基本时序微处理器的基本时序第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5微处理器的基本时序微处理器的基本时序第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5如无条件转如无条件转移指令移指令“JMP Label” 指令执行如果涉及到访存操作，将使得指令的执行指令执行如果涉及到访存操作，将使得指令的执行时间要比不需访存的指令长，如果操作数是寄存器时间要比不需访存的指令长，如果操作数是寄存器操作数，几乎不要一个操作数，几乎不要一个T就可以取得操作数进入运算；就可以取得操作数进入运算；而对

19、存储器操作数的读写访问要花费至少而对存储器操作数的读写访问要花费至少4个个T的访的访存周期，时间要长得多。存周期，时间要长得多。CISC（复杂指令计算机）指令指令周期较长（复杂指令计算机）指令指令周期较长指令周期的基本概念指令周期的基本概念第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.2.2 4.2.2 几个典型的机器周期几个典型的机器周期 取指令周期取指令周期 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.2.2 4.2.2 几个典型的机器周期几个典型的机器周期 间址间址周期周期 第第4 4章章 CP

20、UCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.2.2 4.2.2 几个典型的机器周期几个典型的机器周期 执指执指周期周期 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5执指执指周期周期 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.2.2 4.2.2 几个典型的机器周期几个典型的机器周期 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.2.3 4.2.3 指令执行的微操作流程指令执行的微操作流程 第第4 4章章 CPUCPU及其控制器及其

21、控制器 4.24.1作业作业4.34.44.54.2.3 4.2.3 指令执行的微操作流程指令执行的微操作流程 例例4.14.1解解：第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.2.3 4.2.3 指令执行的微操作流程指令执行的微操作流程 例例4.24.2解：解：第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.2.3 4.2.3 指令执行的微操作流程指令执行的微操作流程 例例4.34.3解解：第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.3 80864.3

22、8086微处理器微处理器 4.3.14.3.1 8086 8086微型计算机系统的硬件结构微型计算机系统的硬件结构 4.3.34.3.3 8086 8086的寄存器组的寄存器组 4.3.24.3.2 8086 8086微处理器的功能结构微处理器的功能结构 4.3.44.3.4 8086 8086的存储器组织的存储器组织 4.3.54.3.5 8086 8086外部引脚及功能外部引脚及功能 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.3.1 80864.3.1 8086微型计算机系统的硬件结构微型计算机系统的硬件结构 CPU总线总线控制控制逻辑逻辑

23、内内存储器存储器接口接口接口接口外存储器外存储器I/O设备设备图图4.4 4.4 微型计算机系统的硬件结构微型计算机系统的硬件结构ABABDBDBCBCB系统总线系统总线输入输出子系统输入输出子系统由于总线是共享的传输通道，任意时刻只能有一由于总线是共享的传输通道，任意时刻只能有一个器件负责发送数据，所以需要总线控制逻辑来个器件负责发送数据，所以需要总线控制逻辑来控制总线上传输信号的时序。当发生多个设备需控制总线上传输信号的时序。当发生多个设备需要使用总线时，总线逻辑应具有总线仲裁功能要使用总线时，总线逻辑应具有总线仲裁功能。 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业

24、作业4.34.44.5 总线控制总线控制逻辑逻辑 8086 总线总线执行部件执行部件EU 总线接口部件总线接口部件BIU 状态标志寄存器状态标志寄存器 AH BL CL DL BH CH DH AX BX CXDX SP BP SI DI ALU数据总线（数据总线（1616位）位） 暂存器暂存器 ALU EU 控制电路控制电路 1 2 3 4 5 6 CS DS SS ES 内部通用内部通用寄存器寄存器 IP 地址加法器地址加法器 指令队列指令队列AL 图图4.5 8086CPU功能结构框图功能结构框图 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5总

25、线接口单元总线接口单元BIUBIU 4.3.2 80864.3.2 8086微处理器的功能结构微处理器的功能结构 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5总线接口单元总线接口单元BIUBIU 4.3.2 80864.3.2 8086微处理器的功能结构微处理器的功能结构 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5执行单元执行单元EUEU 4.3.2 80864.3.2 8086微处理器的功能结构微处理器的功能结构 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54

26、.3.3 80864.3.3 8086的寄存器组的寄存器组 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.3.3 80864.3.3 8086的寄存器组的寄存器组 通用寄存器通用寄存器第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.3.3 80864.3.3 8086的寄存器组的寄存器组 通用寄存器通用寄存器第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5指针与变址寄存器为指针与变址寄存器为SP、BP、SI、DI。虽然这组寄。虽然这组寄存器也可以用来存放数据，实际上

27、常用来存放不同存器也可以用来存放数据，实际上常用来存放不同用途的地址信息，经常使用它们提供段内寻址的偏用途的地址信息，经常使用它们提供段内寻址的偏移地址。移地址。 SP(Stack Pointer)堆栈指针寄存器。用它指出当堆栈指针寄存器。用它指出当前堆栈的栈顶位置，必须与堆栈段寄存器前堆栈的栈顶位置，必须与堆栈段寄存器SS联合使联合使用才能确定堆栈的物理地址，进行堆栈操作。用才能确定堆栈的物理地址，进行堆栈操作。 BP(Base Pointer)为基址指针寄存器。与为基址指针寄存器。与SS联用，联用，确定堆栈段中某一存储单元的物理地址，用于堆栈确定堆栈段中某一存储单元的物理地址，用于堆栈区中

28、的数据进行操作，即作为堆栈中的一个基地址，区中的数据进行操作，即作为堆栈中的一个基地址，访问堆栈的任意位置的存储单元，然而它不具有访问堆栈的任意位置的存储单元，然而它不具有SP始终指向堆栈顶的功能。始终指向堆栈顶的功能。 4.3.3 80864.3.3 8086的寄存器组的寄存器组 指针与变址寄存器指针与变址寄存器第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5 SI(Source Index)为源变址寄存器为源变址寄存器,与数据段寄存与数据段寄存器器DS联用，用于确定数据段中某一存储单元的地址。联用，用于确定数据段中某一存储单元的地址。 DI(Dest

29、ination Index)为目的变址寄存器，与数为目的变址寄存器，与数据段寄存器据段寄存器DS或辅助段寄存器或辅助段寄存器ES联用，用于确定数联用，用于确定数据段中某一存储单元的地址。对据段中某一存储单元的地址。对SI和和DI这两个变址这两个变址寄存器进行增量或减量计数，作为变址寻址很方便。寄存器进行增量或减量计数，作为变址寻址很方便。4.3.3 80864.3.3 8086的寄存器组的寄存器组 指针与变址寄存器指针与变址寄存器第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5段寄存器段寄存器 4.3.3 80864.3.3 8086的寄存器组的寄存器组

30、 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5段寄存器段寄存器 4.3.3 80864.3.3 8086的寄存器组的寄存器组 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5指令指针寄存器指令指针寄存器IP(Instruction Pointer)，它是取指令专用的它是取指令专用的16位地址寄存器，有时位地址寄存器，有时也被称为也被称为“程序计数器程序计数器”PC(Program Counter)，它存放下一条要执行指令的有，它存放下一条要执行指令的有效地址效地址EA(即指令在代码段的偏移地址即指令在代码段的偏

31、移地址)。IP内容由内容由BIU自动修改，通常是进行加计数自动修改，通常是进行加计数修改。当执行转移指令和子程序调用指令修改。当执行转移指令和子程序调用指令时，时，BIU将转移的目的地址装入将转移的目的地址装入IP中。中。 指令指针寄存器指令指针寄存器 4.3.3 80864.3.3 8086的寄存器组的寄存器组 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5标志寄存器标志寄存器(Flag Register)是一个是一个16位的寄存器，位的寄存器，用来存放程序状态字用来存放程序状态字PSW (Program Status Word)，所以该寄存器又称状

32、态字寄存器。所以该寄存器又称状态字寄存器。PSW中一共定义了中一共定义了9个有效位，用来存放状态标志和个有效位，用来存放状态标志和控制标志。控制标志。其中状态标志有其中状态标志有6个，它们分别是：个，它们分别是：CF、PF、AF、ZF、SF和和OF，用来反映运算结果的状态特征，它将，用来反映运算结果的状态特征，它将影响后面的操作或者作为条件转移的依据。状态标志影响后面的操作或者作为条件转移的依据。状态标志一般是算术或逻辑运算指令执行后根据运算结果设置一般是算术或逻辑运算指令执行后根据运算结果设置的。的。控制标志有控制标志有3个，它们分别是：个，它们分别是：IF、DF、TF，用来控，用来控制制C

33、PU的操作。控制标志可以用指令设置，如的操作。控制标志可以用指令设置，如IF、DF标志，也可以人为通过操作设置，如标志，也可以人为通过操作设置，如TF标志。控标志。控制标志一旦设置，便对处理器的操作产生控制作用。制标志一旦设置，便对处理器的操作产生控制作用。标志寄存器标志寄存器 4.3.3 80864.3.3 8086的寄存器组的寄存器组 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.515 14 13 12 11109876543210OFDFIFTF SFZFAFPFCF标志寄存器的具体格式标志寄存器的具体格式 状态标志位：状态标志位：CF（Carr

34、y Flag）进位标志位：）进位标志位： 加加/减法运算时最高位产生了进位或产生了借位：减法运算时最高位产生了进位或产生了借位：CF=1，否则，否则CF=0。PF（ Parity Flag）奇偶标志位：）奇偶标志位： 运算结果中的低运算结果中的低8位含位含“l”个数为偶数时，个数为偶数时，PF=1；为奇数时为奇数时PF=O。AF（Auxiliary Flag）辅助标志位：）辅助标志位： 运算过程中若第运算过程中若第3位向第位向第4位有进位或借位时，位有进位或借位时，AF=1，否则，否则，AF=0。该标志用于。该标志用于BCD运算中的十进运算中的十进制调整。制调整。第第4 4章章 CPUCPU及

35、其控制器及其控制器 4.24.1作业作业4.34.44.5状态标志位：状态标志位：ZF（Zero Flag）零标志位：）零标志位： 运算结果为运算结果为0时，时，ZF=1；否则，；否则，ZF=0。SF（Sign Flag）符号标志位：）符号标志位： 运算结果的最高位为运算结果的最高位为1，则，则SF=1；否则，；否则，SF=0。常用来表示带符号数本次运算结果的正负。常用来表示带符号数本次运算结果的正负。OF（Overflow Flag）溢出标志位：）溢出标志位： 当带符号数运算结果超出了目标单元所能表示当带符号数运算结果超出了目标单元所能表示的数值范围时，的数值范围时，OF=1，否则，否则，O

36、F=0。带符号数字。带符号数字节运算的结果超出了节运算的结果超出了-128+127的范围，或者字的范围，或者字运算的结果超出了运算的结果超出了-32768+32767的范围时称为的范围时称为溢出。溢出。第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5控制标志位：控制标志位：IF（Interrupt Flag）中断允许标志位：）中断允许标志位： 这是控制可屏蔽中断的标志，这是控制可屏蔽中断的标志，IF=1，允许，允许CPU响应可屏蔽中断；响应可屏蔽中断；IF=0，CPU禁止可屏蔽中断。禁止可屏蔽中断。用用STI指令可使指令可使IF置置1，CLI指令可使指令

37、可使IF清零。清零。DF（Direction Flag）方向标志位：）方向标志位： 若若DF=0，使串操作自动按增地址方式进行；，使串操作自动按增地址方式进行；若若DF=1，使串操作自动按减地址方式进行。用，使串操作自动按减地址方式进行。用STD指令可使指令可使DF置置l， CLD指令可使指令可使DF清零。清零。TF（Trap Flag）单步跟踪标志位：）单步跟踪标志位： 调试程序时，可将调试程序时，可将CPU设置为单步工作方式：设置为单步工作方式：TF=l，即每执行完一条指令就自动产生一次内部中，即每执行完一条指令就自动产生一次内部中断，使用户可跟踪程序进行调试。若断，使用户可跟踪程序进行调

38、试。若TF=0时，时，CPU为连续工作方式。为连续工作方式。第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5例例4.14.1 将将63B5H与与749CH两数相加，并说明其标志两数相加，并说明其标志位状态。位状态。 0110 0011 1011 0101 63B5H + 0111 0100 1001 1100 749CH 1101 1000 0101 0001 D851H运算结果为：运算结果为：D851H。结果对状态标志的影响如下：。结果对状态标志的影响如下： SF=1；ZF=0；PF=0；CF=O；AF=l；OF=1。 大多数情况下，执行指令后，并不对

39、所有标志位大多数情况下，执行指令后，并不对所有标志位进行改变；程序也不需要对所有标志进行检测，一般进行改变；程序也不需要对所有标志进行检测，一般只需对其中一个或几个进行检测。只需对其中一个或几个进行检测。标志寄存器标志寄存器 4.3.3 80864.3.3 8086的寄存器组的寄存器组 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5存储器的分段存储器的分段 4.3.4 80864.3.4 8086的存储器组织的存储器组织 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5存储器的分段存储器的分段 4.3.4 808

40、64.3.4 8086的存储器组织的存储器组织 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5存储器中的逻辑地址和物理地址存储器中的逻辑地址和物理地址 4.3.4 80864.3.4 8086的存储器组织的存储器组织 举例举例 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5存储器中的逻辑地址和物理地址存储器中的逻辑地址和物理地址 4.3.4 80864.3.4 8086的存储器组织的存储器组织 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5存储器中的逻辑地址和物理地址存

41、储器中的逻辑地址和物理地址 4.3.4 80864.3.4 8086的存储器组织的存储器组织 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5有效电平有效电平指引脚起作用时的逻辑电平。为了区别，指引脚起作用时的逻辑电平。为了区别，低电平有效的引脚信号在其名字上加一条上划线。低电平有效的引脚信号在其名字上加一条上划线。三态三态是指引脚除了能正常的输入或输出高、低电是指引脚除了能正常的输入或输出高、低电平之外，还能输出高阻状态。平之外，还能输出高阻状态。分时复用分时复用在不同时刻，引脚上的信号具有不同的在不同时刻，引脚上的信号具有不同的意义。这样，部分引脚具

42、有多种功能。意义。这样，部分引脚具有多种功能。信号传输方向信号传输方向分双向引脚和单向引脚两种。双向分双向引脚和单向引脚两种。双向引脚指该引脚即可输入又可输出，如数据线引脚，单引脚指该引脚即可输入又可输出，如数据线引脚，单向引脚指该引脚上的信号只能输入或者只能输出。如向引脚指该引脚上的信号只能输入或者只能输出。如地址线引脚是输出引脚。为了节省引脚的数目，有的地址线引脚是输出引脚。为了节省引脚的数目，有的双向引脚作输出时和作输入时的含义不一样。双向引脚作输出时和作输入时的含义不一样。 有关概念有关概念 4.3.5 80864.3.5 8086外部引脚及功能外部引脚及功能 第第4 4章章 CPUC

43、PU及其控制器及其控制器 4.24.1作业作业4.34.44.580868086外部引脚及其功能外部引脚及其功能 GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVccAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN (S0)ALE(QS0)INTA(QS1)TESTREADYRESET1 402 393 384 375 366 357 348 339 3210 8086 31

44、11 3012 CPU 2913 2814 2715 2616 2517 2418 2319 2220 21图4.8 8086外部引脚图第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5（1）AD0AD15（Address Data Bus）这这16个引脚为分时复用的地址个引脚为分时复用的地址/数据线。数据线。（2）A16A19S3S6（Address/Status）分时复用的地址状态信号线，三态输出。分时复用的地址状态信号线，三态输出。（3）RD（Read）读信号，三态输出控制信号，低电平有效。读信号，三态输出控制信号，低电平有效。（4）WR（Write

45、）写信号，三态输出控制信号，低电平有效。写信号，三态输出控制信号，低电平有效。（5）IO/ M（IO/Memory）三态输出状态信号，表示三态输出状态信号，表示CPU当前正在访问的对象。当前正在访问的对象。80868086外部引脚及其功能外部引脚及其功能第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5（6）INTR（Interrupt Request）中断请求信号，外部输入，高电平有效。外部设备通中断请求信号，外部输入，高电平有效。外部设备通过它向过它向CPU请求中断。请求中断。（7）INTA（Interrupt Acknowledge）中断响应输出信号

46、，低电平有效。它作为对中断响应输出信号，低电平有效。它作为对INTR的应的应答信号。答信号。（8）NMI（Non-Maskable Interrupt request）不可屏蔽中断请求信号，外部输入，高电平有效。不可屏蔽中断请求信号，外部输入，高电平有效。（9）RESET复位信号，外部输入，高电平有效。复位信号，外部输入，高电平有效。RESET信号来到信号来到时（至少延续时（至少延续4个时钟周期），将使个时钟周期），将使系统复位到初始系统复位到初始状态并重新启动。复位后的寄存器状态如下：状态并重新启动。复位后的寄存器状态如下： 标志寄存器置成标志寄存器置成0000H，禁止中断和单步方式。，禁止

47、中断和单步方式。 DS、SS、ES和和IP寄存器置成寄存器置成0000H CS寄存器置成寄存器置成FFFFH80868086外部引脚及其功能外部引脚及其功能第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5（10）HOLD（HOLD request）总线请求信号，外部输入，高电平有效。总线请求信号，外部输入，高电平有效。（11）HLDA（HOLD Acknowledge）总线请求响应信号，总线请求响应信号，输出，高电平有效。输出，高电平有效。CPU检测检测到到HOLD有效后，在当前总线周期结束时，使有效后，在当前总线周期结束时，使HLDA有效，并立即让出总

48、线使用权。这一过程直到有效，并立即让出总线使用权。这一过程直到HOLD无效，此时无效，此时CPU收回总线控制权，并使收回总线控制权，并使HLDA无效。无效。（12）一些公用引脚的含义。）一些公用引脚的含义。 GND：地线。：地线。 Vcc：电源引线：电源引线(+510)V。 CLK：用来同步所有：用来同步所有8086逻辑的时钟信号。该信逻辑的时钟信号。该信号一般由号一般由8284时钟发生器输出。时钟发生器输出。8086CPU的时钟频的时钟频率为率为5MHz。80868086外部引脚及其功能外部引脚及其功能第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.58

49、086具有两种工作模式：最小模式和最大模式。具有两种工作模式：最小模式和最大模式。 最小模式又称为单微处理器模式。在这种模式下，最小模式又称为单微处理器模式。在这种模式下，CPU仅支持单微处理器系统而不支持多微处理器结仅支持单微处理器系统而不支持多微处理器结构，所有的总线信号都由构，所有的总线信号都由8086提供。前面介绍的引提供。前面介绍的引脚功能基本上都是最小模式下，脚功能基本上都是最小模式下，8086引脚本身提供引脚本身提供的功能。的功能。 最大模式又称为多微处理器模式。在最大模式下，最大模式又称为多微处理器模式。在最大模式下，8086CPU通过总线控制器通过总线控制器8288来提供来提

50、供8086引脚本身引脚本身提供的所有功能。主处理器不用耗时处理复杂运算和提供的所有功能。主处理器不用耗时处理复杂运算和IO操作，因此可以大大提高主处理器的运行效率。操作，因此可以大大提高主处理器的运行效率。两种工作模式可以通过在两种工作模式可以通过在MNMX输入引脚加上不输入引脚加上不同的电平来进行选择。同的电平来进行选择。实际构成系统时，实际构成系统时，IBM-PC计算机是按最大模式来组计算机是按最大模式来组织的。织的。80868086的工作模式的工作模式第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.4 4.4 控制单元的设计控制单元的设计 4.

51、4.14.4.1 组合逻辑方式组合逻辑方式 4.4.24.4.2 微程序方式微程序方式 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.54.4.14.4.1 组合逻辑方式组合逻辑方式 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5组合逻辑控制器的结构组合逻辑控制器的结构 4.4.14.4.1 组合逻辑方式组合逻辑方式 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5组合逻辑电路组合逻辑电路N1/k译码器译码器模模k时序计数器时序计数器指令译码器指令译码器指令寄存器指令寄存器

52、ALU反馈信号反馈信号启动启动停止停止时钟时钟复位复位I1ImB1BnT1.T2Tk.微操作控制信号微操作控制信号图图4.9 组合逻辑控制器原理图组合逻辑控制器原理图第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5组合逻辑电路组合逻辑电路N的输入信号有的输入信号有3类。类。（1）来自指令译码器的输出信号）来自指令译码器的输出信号I1. Im。指令译。指令译码器分离出指令的操作码部分，并对其译码。一个码器分离出指令的操作码部分，并对其译码。一个n位输入的译码器可以识别位输入的译码器可以识别2n条不同的指令操作码，条不同的指令操作码，为每一个操作码产生不同的

53、输出信号。为每一个操作码产生不同的输出信号。（2）来自执行部件主要是）来自执行部件主要是ALU部件的反馈信号部件的反馈信号B1. Bn。这些信号将影响有些指令的执行。这些信号将影响有些指令的执行。（3）来自时序产生器的时序信号，包括节拍电位）来自时序产生器的时序信号，包括节拍电位信号（机器周期信号）信号（机器周期信号）M和节拍脉冲信号（时钟周和节拍脉冲信号（时钟周期信号）期信号）T。组合逻辑控制器的结构组合逻辑控制器的结构 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5模模k时序计数器的输出和一个时序计数器的输出和一个k中取中取1的时钟的时钟译码器相连

54、。当时钟信号输入到时序计数器译码器相连。当时钟信号输入到时序计数器时，计数器周期性地经历时，计数器周期性地经历k个状态，从而使个状态，从而使译码器在输出线上产生译码器在输出线上产生k个脉冲信号个脉冲信号T1. Tk；两两脉冲之间相距一个时钟周期，如图两两脉冲之间相距一个时钟周期，如图4.10所示。所示。由于在一个规定的机器周期中进行计数，因由于在一个规定的机器周期中进行计数，因此一个机器周期被有效地划分成此一个机器周期被有效地划分成k个相同的个相同的时间间隔。时间间隔。T1. Tk通常称为相位信号。比通常称为相位信号。比如某个机器周期被分成如某个机器周期被分成4个时间间隔，则有个时间间隔，则有

55、4相的节拍脉冲信号。相的节拍脉冲信号。组合逻辑控制器的结构组合逻辑控制器的结构 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5组合逻辑电路组合逻辑电路N的输出信号就是微操作信号，的输出信号就是微操作信号，它用来对执行部件进行控制。除了微操作信它用来对执行部件进行控制。除了微操作信号外，组合逻辑电路号外，组合逻辑电路N根据具体的条件产生根据具体的条件产生信号来改变模信号来改变模k计数器的计数顺序，以便跳计数器的计数顺序，以便跳过某些状态，从而缩短指令周期。过某些状态，

56、从而缩短指令周期。组合逻辑控制器的结构组合逻辑控制器的结构 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5组合逻辑控制器的基本原理，可概括为：某组合逻辑控制器的基本原理，可概括为：某一微操作控制信号一微操作控制信号C是指令译码器输出是指令译码器输出Ii、反、反馈信息馈信息Bj和节拍脉冲和节拍脉冲Tk的布尔函数，即的布尔函数，即 C=f ( Ii , Bj , Tk )。这个控制信号是由门电路、触发器等许多器这个控制信号是由门电路、触发器等许多器件采用组合逻辑设计方法来实现的。当机器件采用组合逻辑设计方法来实现的。当机器加电工作时，某一操作控制信号加电工

57、作时，某一操作控制信号C在某条特在某条特定指令和状态条件下，在某一序号的特定节定指令和状态条件下，在某一序号的特定节拍电位和节拍脉冲时间间隔中起作用，从而拍电位和节拍脉冲时间间隔中起作用，从而激活这条控制线，对执行部件实现控制。激活这条控制线，对执行部件实现控制。组合逻辑电路的基本原理和设计过程组合逻辑电路的基本原理和设计过程 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5组合逻辑控制器的设计过程分三步。组合逻辑控制器的设计过程分三步。第一步进行微操作综合。具体做法是将指令操作流第一步进行微操作综合。具体做法是将指令操作流程中各条指令在不同机器周期的不

58、同节拍中产生的程中各条指令在不同机器周期的不同节拍中产生的同一个微操作控制信号集中到一起形成一个逻辑表同一个微操作控制信号集中到一起形成一个逻辑表达式。这样，由于每一个微操作控制信号都会有对达式。这样，由于每一个微操作控制信号都会有对应的一个逻辑表达式，集中起来很可能有数百个逻应的一个逻辑表达式，集中起来很可能有数百个逻辑表达式。辑表达式。第二步是将这些逻辑表达式化简为最简单的表达式。第二步是将这些逻辑表达式化简为最简单的表达式。第三步是用逻辑电路去实现所有的逻辑表达式。第三步是用逻辑电路去实现所有的逻辑表达式。组合逻辑电路的基本原理和设计过程组合逻辑电路的基本原理和设计过程 第第4 4章章

59、CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5与微程序控制器相比，组合逻辑控制是用硬接线的与微程序控制器相比，组合逻辑控制是用硬接线的方法实现，速度较快。方法实现，速度较快。 组合逻辑控制器是早期设计计算机的一种方法。组合逻辑控制器是早期设计计算机的一种方法。组合逻辑控制器用不同的逻辑电路产生固定的时序组合逻辑控制器用不同的逻辑电路产生固定的时序控制信号，从而来实现不同的指令操作。一旦逻辑控制信号，从而来实现不同的指令操作。一旦逻辑电路设计好后，其操作功能就固定不变。也就是说，电路设计好后，其操作功能就固定不变。也就是说，组合逻辑控制器中无法实现新的逻辑操作功能。这组

60、合逻辑控制器中无法实现新的逻辑操作功能。这是组合逻辑电路设计方法的一大缺陷。是组合逻辑电路设计方法的一大缺陷。随着计算机技术的发展，随着计算机技术的发展，CPU的结构日趋复杂，用的结构日趋复杂，用布尔函数来描述控制其行为的方法变得非常复杂且布尔函数来描述控制其行为的方法变得非常复杂且难以调试，硬件代价很高。因此，组合逻辑控制器难以调试，硬件代价很高。因此，组合逻辑控制器的设计方法逐渐被微程序控制器取代。的设计方法逐渐被微程序控制器取代。组合逻辑电路的基本原理和设计过程组合逻辑电路的基本原理和设计过程 第第4 4章章 CPUCPU及其控制器及其控制器 4.24.1作业作业4.34.44.5微程序