第七章传输门和动态逻辑设计

1、第7章 传输门和动态逻辑设计绪论n静态逻辑qCMOS、伪NMOSq静态门的所有节点都有直接连接到VDD或者连接到地的路径n动态逻辑q节点电压由储存在节点上的电荷保持q存储电压值的节点经常和电路的其它部分相互隔离一段很长的时间q易受噪声的影响基本概念n传输管q当门处于导通状态时，将一个输入信号保持不变地传递到输出节点q当门关闭时，输出进入高阻态并保持其先前的值输入到输出有一个阈值电压损失基本概念n传输管更精确的输出：VDD-VTN1-VTN2-VTN3基本概念n传输管qPMOS传输门基本概念n电容馈通q时钟馈通n时钟信号通过电容Cf馈通到输出端基本概念n电容馈通q时钟馈通1221212fgndf

2、fgndffgndCVVCVC VVCCCVVCC减少馈通：CgndCf基本概念n电容馈通q例7.1，输入为1.2V，求时钟在1.2V时输出的初始值，估计时钟降低后输出的最终值。当输入为0V时重复该问题输入为1.2V1.20.40.20.880.880.73VoutDDTNoutoutVVVVV时钟从高变化到低时(1.2)0.05(1.2)0.730.730.5V0.05 1.2foutfgndCVCC基本概念n电容馈通q例7.1，输入为1.2V，求时钟在1.2V时输出的初始值，估计时钟降低后输出的最终值。当输入为0V时重复该问题输入为00outV时钟从高变化到低时(1.2)00.67Vfou

3、tfgndCVCC 1=0.25fF2fgolCC WC W基本概念n电荷共享q两个节点在高阻态且存储不同的电压。当开关打开时，电荷进行重新分配直到两个节点的电压相等为止1 122121 12212totaltotalQCVC VQCCVCVC VVCCV*VDD-VTN时有效基本概念n电荷丢失的其它途径q存储在电容中的电荷流失n高电平的电荷泄漏q漏极结的反偏泄漏电流q亚阈值电流q临近连线的噪声注入q离子相关软错误CMOS传输门逻辑n基本结构q能够完全传输任何VDD和地之间的信号值CMOS传输门逻辑n基本结构q对低电平和高电平的传输CMOS传输门逻辑n使用CMOS传输门的多路器CMOS传输门逻

4、辑n使用CMOS传输门的多路器q构建其它电路n只需8个晶体管CMOS传输门逻辑n使用CMOS传输门的多路器q四选一多路选择器q操作规则n多路器的数据输入必须都是有效的n控制信号一次只能开启一条路径CMOS传输门逻辑n使用CMOS传输门的多路器q错误情况CMOS传输门逻辑n使用CMOS传输门的多路器q构造一般的逻辑功能n建立真值表，并把真值表转换为多路器形式n把真正表中指定的所需要的输出值从数据输入端到输出进行布线n可通过合并路径或去除不需要的晶体管对设计进行优化CMOS传输门逻辑n例7.3，用传输门实现q指定A和B为控制信号FABABCACCMOS传输门逻辑n例7.3，用传输门实现FABABC

5、ACCMOS传输门逻辑nCMOS传输门和标准门的组合CMOS传输门逻辑nCMOS传输门延迟qRC模型nRTG取决于正在传输的是0还是1n最终的RC模型必须和传输门的驱动以及负载的RC模型组合起来CMOS传输门逻辑nCMOS传输门延迟q导通电阻DSonDSVRIRTGeqnLRWCMOS传输门逻辑nCMOS传输门延迟q传输门电容n关断状态2inouteffnpeffCCCWWC WCMOS传输门逻辑nCMOS传输门延迟q传输门电容n导通状态，假设器件处于线性区122inouteffnpgngpeffgCCCWWC WC WC WC WCMOS传输门逻辑nCMOS传输门延迟q艾蒙延迟公式 1112

6、212ElmoreElmoreinvinvTGinvTGTGloadtRCRRCtRCCRRCCCMOS传输门逻辑nCMOS传输门延迟CMOS传输门逻辑nCMOS传输门延迟CMOS传输门逻辑nCMOS传输门的逻辑强度CMOS传输门逻辑nCMOS传输门的逻辑强度CMOS传输门逻辑nCMOS传输门的逻辑强度q例7.5动态D锁存器和D触发器n用传输门实现D触发器和D锁存器q简单D锁存器n存在问题q输出电压只能升到VDD-VTq时钟馈通q没有 输出q时钟变低后输出处于高阻态，容易受到各种电荷丢失机制影响Q动态D锁存器和D触发器n用传输门实现D触发器和D锁存器q简单D锁存器n可以解决阈值下降和时钟馈通问

7、题n缺点：节点Q动态存储，可靠性不高动态D锁存器和D触发器n用传输门实现D触发器和D锁存器l引入反馈环：在锁存器关闭时能够静态地保持其值lTG1和TG2的时钟是相反的l透明模式：TG1导通l保持模式：TG2导通l节点Q可能产生短时间的竞争动态D锁存器和D触发器n用传输门实现D触发器和D锁存器qD锁存器的典型电路nCLK=1：透明模式nCLK=0：保持模式n无竞争动态D锁存器和D触发器n用传输门实现D触发器和D锁存器q主从D锁存器多米诺逻辑n从静态门到动态门预充求值多米诺逻辑n3输入或非门与传统的CMOS反相器具有相同的延迟多米诺逻辑n动态门多米诺逻辑n动态门的连接多米诺级多米诺逻辑n多米诺逻辑

8、多米诺逻辑n多米诺逻辑q特点n时钟有较大的占空比，保持高电平足够长的时间以使逻辑电平能够通过整个电路链n设计多米诺级时应该使动态门具有较强的下拉能力，且使静态反相器具有较强的上拉能力。对动态门，该增加n逻辑块中NMOS器件的尺寸n反相器转变阈值Vs相对于传统的反相器来说是偏斜的n节省功耗，可以有效消除毛刺q缺点n只能实现非反相功能多米诺逻辑n多米诺逻辑q加法器多米诺逻辑n多米诺门的逻辑强度,1645843in NORNORin invCLEC,_,82843210.83in dynNORdynNORin invavgCLECLE 多米诺门只驱动一个NMOS器件，在输入电容方面具有明显的优势多米诺逻辑n多米诺逻辑的局限性q电荷共享n预充阶段，X初始为低电平n求值，IN变高，其它晶体管仍然关闭电荷共享n如果Cout=Cx，V*=0.5VDD，可能使反相器翻转outDDxoutCVVCC多米诺逻辑n多米诺逻辑的局限性q电荷共享n解决方法q增加Cout，减小Vout的变化q预充阶段用一个附加的晶体管将Vx预充至VDDq引入保持器，在电荷共享时使输出值保持高电平多米诺逻辑n多米诺逻辑的局限性q泄漏，粒子q噪声注入n由时钟或者相邻节点之间的电容耦合引起的噪声注入n解决方法：采用间隔或者