第二章 可编程逻辑器件

1、12.1 可编程逻辑器件概述可编程逻辑器件概述2.2 复杂可编程逻辑器件复杂可编程逻辑器件2.3 现场可编程门阵列现场可编程门阵列FPGA2.4 在系统可编程（在系统可编程（ISP）逻辑器件）逻辑器件2.5 FPGA和和CPLD的开发应用选择的开发应用选择2可编程逻辑器件可编程逻辑器件PLD-Programmable Logic Devices：用户构造逻：用户构造逻辑功能辑功能 传统数字系统传统数字系统 由固定功能标由固定功能标准集成电路准集成电路74/5474/54系系列、列、40004000、45004500系系列构成。设计无灵列构成。设计无灵活性活性, , 芯片种类多，芯片种类多，数目

2、大。数目大。 现代数字系统现代数字系统 仅由三种标准仅由三种标准积木块：微处理器、积木块：微处理器、存贮器和存贮器和 PLDPLD构成。构成。即即 CPU+RAM+PLDCPU+RAM+PLD模模式。式。PLDPLD的设计是其的设计是其核心。核心。3概述概述第第 二二 章章4l 80年代初：年代初：Lattice公司推出公司推出GAL_Generic Array Logic (第二代）；第二代）；一、一、PLD的的发展进程发展进程l70年代初：年代初：PROM、 PLA_Programmable Logic Array （第一代）；（第一代）；l70年代末：年代末：AMD 公司推出公司推出 P

3、AL_Programmable Array Logic ；5l 90年代初：年代初：Lattice公司公司提出提出 ISP(In System Programming) 概念，推出概念，推出 。l 80年代中：年代中：Xilinx公司推出公司推出 FPGA(Field Programmable Gates Array)； Altera公司推出公司推出EPLD(Erasable Programmable Logic Device)；近年近年 PLD的发展：的发展： 密度：密度：单片已达单片已达1000万万系统门系统门 速度：速度：达达420MHz以上以上 线宽线宽：已达：已达 90 nm，属甚深

4、亚微米技术，属甚深亚微米技术 （VDSMVery Deep Sub Micrometer）6 高集成度；高集成度； 高速度高速度； 高可靠高可靠； 在系统编程在系统编程（ISP_In System Programming ） PLD已占整个已占整个IC产值的产值的40%以上。以上。PLD的产量、的产量、集成度每年增加集成度每年增加35%，成本降低，成本降低40%。 二、二、PLD产品的产品的特点特点：71、 从从互连延时互连延时入手解决系统速度问题入手解决系统速度问题 门延时：几百门延时：几百 ns 不足不足 2 ns 互连延时：相对门延时越来越大互连延时：相对门延时越来越大 三、近年三、近年

5、 PLD的的发展热点发展热点 线宽线宽互连延时占系统延时比例互连延时占系统延时比例0.6um30%0.5um50%0.35um70%8 1）ISP（In_System Programmability/ Programming）：）： 是指对器件、电路板、整个电子系统进是指对器件、电路板、整个电子系统进 行逻辑重构和修改功能的能力。这种重构可行逻辑重构和修改功能的能力。这种重构可 以在制造之前、制造过程中、甚至在交付用以在制造之前、制造过程中、甚至在交付用 户使用之后进行。户使用之后进行。 传统传统 PLD：先编程后装配；先编程后装配； ISP PLD：可先编程后装配，也可先装配后编程。可先编程

6、后装配，也可先装配后编程。9ISP功能提高设计和应用的灵活性功能提高设计和应用的灵活性n 减少对器件减少对器件的触摸和损的触摸和损伤伤n 不计较器件不计较器件的封装形式的封装形式n 允许一般的存储允许一般的存储n 样机制造方便样机制造方便n 支持生产和测试支持生产和测试流程中的修改流程中的修改n 允许现场硬允许现场硬件升级件升级n 迅速方便地迅速方便地提升功能提升功能未编程前先焊未编程前先焊接安装接安装系统内编程系统内编程-ISP在系统现场重在系统现场重编程修改编程修改10设计设计设计修改方便，产品面市设计修改方便，产品面市速度快，减少原材料成本，速度快，减少原材料成本，提高器件及板级的可测试

7、性。提高器件及板级的可测试性。制造制造减少制造成本，免去单独编程工序，减少制造成本，免去单独编程工序，免去重做印刷电路板的工作，大量免去重做印刷电路板的工作，大量减少库存，减少预处理成本，提高减少库存，减少预处理成本，提高系统质量及可靠性。系统质量及可靠性。现场现场服务服务/ /支持支持提供现场系统重构或现场系统用户提供现场系统重构或现场系统用户化的可能，提供遥控现场升级及维化的可能，提供遥控现场升级及维护的可能护的可能11121314电路符号表示电路符号表示常用逻辑门符号与现有国际符号的对照常用逻辑门符号与现有国际符号的对照15电路符号表示电路符号表示图图 PLD的互补缓冲器的互补缓冲器 图

8、图 PLD的互补输入的互补输入 图图 PLD中与阵列表示中与阵列表示图图 PLD中或阵列的表示中或阵列的表示 图图 阵列线连接表示阵列线连接表示 16 PLD的生产厂家众多，产品名称各异，分类方的生产厂家众多，产品名称各异，分类方法多样。法多样。 常见的常见的PLD产品产品：PROM、EPROM、EEPROM、 PLA、FPLA、PAL、GAL、CPLD、 EPLD、 EEPLD、HDPLD、FPGA、pLSI、 ispLSI、 ispGAL、ispGDS等。等。17低密度低密度PLD：高密度高密度PLD（HDPLD）：超过）：超过500门门 PLD低密度的低密度的PLD，如，如PLA、PRO

9、M、PAL、GAL高密度的高密度的PLD（HDPLD）1 1、根据、根据器件密度器件密度分为：分为：181920CPLD: 内部互连结构由内部互连结构由固定长度固定长度的连线资源组成的连线资源组成,布线的延迟布线的延迟 确定确定,属确定型结构属确定型结构.逻辑单元主要由逻辑单元主要由“与或阵列与或阵列”构成构成.该结构来该结构来 自于典型的自于典型的 PAL、GAL器件结构。器件结构。组合逻辑组合逻辑资源比较丰富，适合组合电路较多的控制应用。资源比较丰富，适合组合电路较多的控制应用。 21 CPLD：内部互连结构由固定长度的连线资内部互连结构由固定长度的连线资 源组成，布线的延迟确定，属确定型

10、结构。逻源组成，布线的延迟确定，属确定型结构。逻 辑单元主要由辑单元主要由“与或阵列与或阵列”构成。该结构来自于构成。该结构来自于 典型的典型的PAL、GAL器件的结构。采用器件的结构。采用EEPROM工艺。工艺。 任意一个组合逻辑都可以用任意一个组合逻辑都可以用“与与或或”表达表达 式来描述，所以该式来描述，所以该“与与或阵列或阵列”结构能实现大结构能实现大 量的组合逻辑功能。量的组合逻辑功能。2216个扩展乘积项个扩展乘积项可编程的可编程的寄存器寄存器23CPLD和和FPGA的的主要区别：主要区别：1）结构结构上的不同上的不同2）集成度集成度的不同的不同 CPLD：500 - 50000门

11、；门； FPGA：1K 100 M 门门 3）应用范围应用范围的不同的不同 CPLD逻辑能力逻辑能力强强而寄存器而寄存器少少（1K左右），左右）， 适用于控制密集型系统；适用于控制密集型系统；FPGA逻辑能力较弱但逻辑能力较弱但 寄存器多（寄存器多（100多多K），适于数据密集型系统。），适于数据密集型系统。4）使用方法的不同）使用方法的不同 24一次性编程：一次性编程：PROM、PAL重复可编程：紫外线擦除：数十次；重复可编程：紫外线擦除：数十次； E2CMOS工艺：上千次；工艺：上千次； SRAM结构：上万次结构：上万次3 3、从、从可编程特性可编程特性分为分为4 4、从、从编程元件编程元

12、件分为分为熔丝型开关；熔丝型开关；可编程低阻电路元件；可编程低阻电路元件；EPROM；EEPROM；SRAM；25第第 二二 章章26第第 二二 章章27PROMPROM表达的表达的PLD图阵列图阵列与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0F用用PROM完成半加器逻辑阵列完成半加器逻辑阵列与 阵 列 （ 固 定 ）或 阵 列（ 可 编 程 ）0A1A1A1A0A0A1F0F01110100AAFAAAAF28PLA PLA逻辑阵列示意图逻辑阵列示意图与 阵 列 （ 可 编 程 ）或 阵 列（ 可 编 程 ）0A1A1A1A0A0A1F0F29PLA图图 PLA与与 PROM

13、的比较的比较0A1A1F0F2A2F0A1A1F0F2A2F30PAL0A1A1F0F0A1A1F0F PAL结构：结构：图图 PAL的常用表示：的常用表示：31PAL11100100R11100100RQQD11100100R11100100RVccSG1SL07SL17SG0SL0619I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1SL0618I/O61CLK/I02I13I2078150 3 4 78121115 1619 2023 2427 2831图图 一种一种PAL16V8的部分结构图的部分结构图32GAL2

14、071 90 34 781 21 11 51 61 92 02 32 42 72 83 11381 51 8O L M CO L M C41 62 31 752 43 11 6O L M CO L M C63 23 91 574 04 71 4O L M CO L M C84 85 51 395 66 31 2O L M CO L M C1 1I / C L KIIIIIIIII / O EI / O / QI / O / QI / O / QI / O / QI / O / QI / O / QI / O / QI / O / QC L KO E图图 GAL16V8的结构图的结构图33GAL

15、： General Array Logic Device最多有最多有8个或项，每个或项最多有个或项，每个或项最多有32个与项个与项EPLDErasable Programmable Logic DeviceGAL34逻辑宏单元输入/输出口输入口时钟信号输入三态控制可编程与阵列固定或阵列GAL16V835 PLD（FPGA、CLPD）种类繁多，特点各异。）种类繁多，特点各异。共同之处包括三大部分：共同之处包括三大部分： a. 一个一个，构成了，构成了PLD器件的器件的 逻辑核心。逻辑核心。 b. 输入输入/输出块输出块。 c. 连接逻辑块的连接逻辑块的，用于逻辑块，用于逻辑块 之间、逻辑块与输入

16、之间、逻辑块与输入/输出块之间的连接。输出块之间的连接。36 CPLD与与FPGA的主要区别在于逻辑块（逻辑宏的主要区别在于逻辑块（逻辑宏单元）的构成不同：单元）的构成不同：CPLD的的基本逻基本逻辑单元辑单元如：如：EPM712837PLDPLD结构图结构图输入输入/ /输出块输出块互连资源互连资源逻辑块逻辑块( (逻辑阵列）逻辑阵列）38Altera器件概述器件概述 Altera公司公司PLD分分为两大系列：为两大系列： MAXMAX9000MAX7000MAX5000ClassicFLEXAPEX IIAPEX20KFLEX10KFLEX8000FLEX6000Altera PLD系列系

17、列394041 FLEXAPEX IIAPEX20KFLEX10KFLEX8000FLEX600042 Altera 器件结构器件结构 器件系列逻辑单元结构连线结构工艺APEX20K查找表连续SRAMFLEX10K查找表连续SRAMFLEX8000查找表连续SRAMFLEX6000查找表连续SRAMMAX9000乘积项连续EEPROMMAX7000乘积项连续EEPROMMAX5000乘积项连续EPROMClassic乘积项连续EPROM43 Altera 器件的用户器件的用户I/0引脚和可用门引脚和可用门 器件系列用户I/O引脚可用门APEX20K997801000001000000FLEX1

18、0K13557010000250000FLEX800078208250050000FLEX6000812181600024000MAX9000159216600012000MAX7000362126005000MAX500028100600375Classic226830090044 Altera 器件系列引脚数的发展趋势器件系列引脚数的发展趋势45 Altera 器件系列系统可用门数的发展趋势器件系列系统可用门数的发展趋势 46第第 二二 章章47CPLD（Complex Programmable Logic Device）CPLD基本结构基本结构481、MAX7000系列的单个系列的单个宏

19、单元结构宏单元结构PRNCLRNENA逻辑阵列逻辑阵列全局全局清零清零共享共享逻辑逻辑扩展项扩展项清零清零时钟时钟清零清零选择选择寄 存 器寄 存 器旁路旁路并行并行扩展项扩展项通往通往 I/O模块模块通往通往 PIA乘乘积积项项选选择择矩矩阵阵来自来自 I/O引脚引脚全局全局时钟时钟QDEN来自来自 PIA的的 36个信号个信号快速输入选择快速输入选择2492、 逻辑阵列块逻辑阵列块(LAB) 与或阵列与或阵列 可编程的寄存器可编程的寄存器 多路选择多路选择3、可编程连线阵列可编程连线阵列 PIA(连接逻辑块的互连资源连接逻辑块的互连资源,用于逻辑块之间用于逻辑块之间,逻辑块逻辑块与输入输出

20、块之间的连与输入输出块之间的连接接)4、可编程可编程I/O单元单元允许独立地把每个管脚允许独立地把每个管脚配置成输入、输出、双配置成输入、输出、双向向505、 扩展乘积项扩展乘积项共享扩展乘积项结构共享扩展乘积项结构并联扩展项馈送方式并联扩展项馈送方式51外部管脚视图52内部结构图：内部结构图：53 嵌入式阵列块(EAB)、逻辑阵列块(LAB)、Fast Track、I/O单元 功能描述功能描述 541. 可配置逻辑块可配置逻辑块（CLB_Configurable Logic Block） CLB是构成可编程逻辑阵列的功能单元，一个是构成可编程逻辑阵列的功能单元，一个CLB分为分为两个两个sl

21、ice，每个，每个slice由两个逻辑单元（由两个逻辑单元（LC）组成。）组成。CLB框图框图552. Slice 及逻辑单元及逻辑单元（LC_Logic Cell） Slice 原理图原理图56RAM16X1SODWEWCLKA0A1A2A3LUTRAM32X1SODWEWCLKA0A1A2A3A4RAM16X1DSPODWEWCLKA0A1A2A3DPRA0DPODPRA1DPRA2DPRA3SliceLUTLUT573. 块块RAM（Block SelectRAM） 块块RAM位于器件的左右两边。每个块位于器件的左右两边。每个块RAM的大小为的大小为 4096位。可构成每个端口有独立控制

22、信号的全同步双端口位。可构成每个端口有独立控制信号的全同步双端口 4096 位位RAM。两端口的数据宽度能被独立地配置。两端口的数据宽度能被独立地配置。ADDRDATA#/WidthDepth(11:0)(0:0)14096(10:0)(1:0)22048(9:0)(3:0)41024(8:0)(7:0)8512(7:0)(15:0)16256可配置数据宽度可配置数据宽度RAMB4_S#_S#WEBENBRSTB CLKBADDRB#:0DIB#:0WEAENARSTA CLKAADDRA#:0DIA#:0DOA#:0DOB#:0584. 输入输入/输出块输出块 （IOB_ Input/Out

23、put Block ）Virtex IOB 划分为划分为 8 个个 Bank，每个，每个 Bank 的的 Vcco可接可接不同的电源电压，不同的电源电压，以适应不同的以适应不同的 I/O接口标准。接口标准。IOB Bank 划分划分59输入输入/输出原理图输出原理图605. 可编程的布线（可编程的布线（4 类）类） 1）局部布线）局部布线 2）通用布线）通用布线 局部局部/通用布线示意图通用布线示意图613）I/O布线布线Virtex 器件边器件边缘有附加的布缘有附加的布线资源，即线资源，即VersaRing，丰富了丰富了 CLB 阵列与阵列与 IOB 的的接口连接。接口连接。624）全局布线

24、）全局布线 全局布线分为：全局布线分为： 四个初级全局布线网络；四个初级全局布线网络； 24 个二级全局布线网络。个二级全局布线网络。 4个专用输入引脚（全局时钟）：个专用输入引脚（全局时钟）： 全局缓冲器驱动；全局缓冲器驱动； 最小偏移；最小偏移； 高扇出高扇出63例：全局时钟分配例：全局时钟分配 提供高速、低偏移的时钟分配：提供高速、低偏移的时钟分配： 全局时钟分配图全局时钟分配图64第第 二二 章章65FPGAField Programmable Gate Array 三类基本资源：三类基本资源： 可编程逻辑功能块可编程逻辑功能块CLB: 实现用户功能的基本单元实现用户功能的基本单元 可

25、编程输入可编程输入/输出块输出块IOB: 完成芯片内部逻辑与外部管脚之间的接口完成芯片内部逻辑与外部管脚之间的接口 可编程互连资源可编程互连资源IR: 各种长度的连线线段和一些可编程连接开关各种长度的连线线段和一些可编程连接开关66FPGA的基本结构的基本结构查找表查找表0000010100000101161RAM输入A输入B输入C输入D查找表输出多路选择器图图 FPGAFPGA查找表单元内部结构查找表单元内部结构查找表LUT输入1输入2输入3输入4输出671、EABEmbedded Array Block嵌入式阵列块嵌入式阵列块EAB是在输入、输出口上带有寄存器的是在输入、输出口上带有寄存器

26、的RAM块，块，是由一系列的嵌入式是由一系列的嵌入式RAM单元构成。单元构成。EAB模块图模块图输出输出时钟时钟DRAM/ROM256x8512x41024x22048x1DDD写脉冲写脉冲电路电路输出宽度输出宽度8 , 4 , 2 , 1 数据宽度数据宽度8 , 4 , 2 , 1地址宽度地址宽度 8,9,10,11 写使能写使能输入输入时钟时钟68 逻辑单元逻辑单元LE（logic Element)是是ACEX1K系列结构中最小单系列结构中最小单元包括四部分元包括四部分 ：查找表查找表 (LUT) 可编程寄存器可编程寄存器LE(LC)结构图结构图数据1Lab 控制 3LE 输出进位链级联链

27、查找表查找表 (LUT)清零和预置逻辑时钟选择进位输入级联输入进位输出级联输出Lab 控制 1CLRNDQ数据2数据3数据4Lab 控制 2Lab 控制 4可编可编程寄程寄存器存器69进位链：专用高速数据通道。进位链：专用高速数据通道。LE之间约之间约0.2ns高速向前高速向前进位。用于：高速计数器、任意位数加法器、比较器等进位。用于：高速计数器、任意位数加法器、比较器等DFF进位输入进位输入(来自上一个逻辑单元来自上一个逻辑单元)S1LE1查找表查找表LUT进位链进位链DFFS2LE2A1B1A2B2进位输出进位输出(到到 LAB中的下一个逻辑单元中的下一个逻辑单元)进位链进位链查找表查找表

28、LUTn+1个个LE实现实现n位位全加器全加器LUT分成两部分：分成两部分：一部分产生两输入一部分产生两输入信号及进位信号的信号及进位信号的“和和”；一部分产生进位输一部分产生进位输出信号。出信号。70级联链：专用高速数据通道。用相邻的多个级联链：专用高速数据通道。用相邻的多个LUT分别计算分别计算函数的各个部分，实现高扇入的逻辑函数函数的各个部分，实现高扇入的逻辑函数“或或”级联链级联链IN (4n-1).4(n-1)“与与”级联链级联链LUTIN 3.0IN 4.7LUTLUTIN 3.0IN 4.7LUTIN (4n-1).4(n-1)0.6 ns2.4 ns16位地址译码速度可达位地址译码速度可达 2.4 + 0.6x3=4.2 nsLUTLUTLUTLUTLUT713、快速通道互连、快速通道互连(FastTrack)FastTrack组成组成: 行连线带、行连线带、 列连线带列连线带特点：快速、布特点：快速、布线延迟可预测。线延迟可预测。但灵活性稍差但灵活性稍差器件的互连资源器件的互连资源72I/O单元单元 (IOE-Input Output Element) IOE包含 一个双向 I/O缓冲器 和一个寄 存器73 一个一个N输入查找表输入查找表 (LUT，Look Up Table)可以实现可以实现N个输入个输入变量的任何逻辑功能，如变量的任何逻辑功能，如 N