SoC低功耗设计及其技术实现[1]_图文

1、 万方数据 万方数据 万方数据第9卷第5期魏敬和,吴晓洁,虞致国:SOC低功耗设计及其技术实现程的自动化,可以在代码中直接体现,这样EDA工具就可以直接在电路中实现门控结构,减少后续工作量。目前普遍采用的方法是利用商业化的EDA工具(如SYNOPSYS的Design Compiler或Physical Compiler,在设计的逻辑综合阶段,加入门控时钟综合脚本,在设计中插入门控时钟结构。图5非门控结构电路Data OUt寄存器组>图6带门控结构的电路SoC大约有800万个晶体管,工作频率80MHz,采用0.18¨m CMOS工艺实现,正常工作模式下的功耗大约为454.268m

2、W。表l是由Power Compiler工具产生的关于功耗的报告。报告显示在不降低性能的情况下,使用门控时钟可以使总功耗降低43.0%,内部功耗降低49.6%,电路状态转换功耗降低34.2%,泄露功耗降低1.7%。表2显示不同工作模式情况下的功耗值。10MHz 频率下,slow模式下的功耗是正常模式下的14.3%l idle模式下的功耗为正常模式下的13.6%;在sleep模式下,功耗特别小,已经接近0。表1由Power Compiler工具产生的功耗报告泄漏功耗内部功耗状态转换功耗总功耗4结论基于不同的抽象层次(算法/系统级、模块级以及门级/版图级,将低功耗设计方法应用于SoC芯片设计中,仿

3、真结果显示SoC的静态功耗和动态功耗都比较低,因此这些方法和策略得到了验证。表2不同工作模式情况下的功耗值系统工作模式S模le式ep1d坂DP麓笑删嘲黻联参考文献:【1】Zhang Jinyi,Chert Wenwei,Run Xiaojun,ct a1.A system-level mixed DFT-TAM structure for SoC designC.High Density Micro-system Design and Packaging and Compo-neat Failure Analysis Conf.Shanghai,China.2005:1-4.【2】Xinfu

4、Liu,Wu.K.Y.,Jianghua Ju,et a1.Deep sub-micron ultra-low power CMOS device design and optimizationC.Int Workshop on Junction Technology.Shanghai,China.2004:328.330.【3】陈黎明,邹雪城。雷镒铭.应用于低功耗SoC的动态时钟管理技术fJ】.微电子学,2007,37(1:45-48.【4】王柞栋,魏少军.SOC时代低功耗设计的研究与进展【J】.微电子学,2005,35(2:174179.【5】5Wong,A.C.W.,Kathiresan

5、 G.,et a1.A I V Wireless Trans-ceiver for an Ultra Low Power SoC for Biotelemetry ApplicationsC】.European Solid State Circuits Conf.Toumaz Tcchn01.Ltd.Abingdon.2007.127130.作者简介:魏敬和(1970,男,安徽庐江人,博士,高级工程师,现在中国电子科技集团第五十八研究所主要从事系统芯片的研发工作;吴晓洁(1975一,女,江苏无锡人,3M中国有限公司,工程师,主要从事系统设计及软件开发工作。 .23.万方数据 SoC低功耗设计及

6、其技术实现作者:魏敬和, 吴晓洁, 虞致国, WEI Jing-he, WU Xiao-jie, YU Zhi-guo作者单位:魏敬和,虞致国,WEI Jing-he,YU Zhi-guo(中国电子科技集团公司第五十八研究所,江苏,无锡,214035, 吴晓洁,WU Xiao-jie(3M中国有限公司,上海,210033刊名:电子与封装英文刊名:ELECTRONICS AND PACKAGING年,卷(期:2009,9(5引用次数:0次参考文献(5条1.Zhang Jinyi.Chen Wenwei.Run Xiaojun A systemlevel mixed DFT-TAM structu

7、re for SoC design 20052.Xinfu Liu.Wu K Y.Jianghua Ju Deep sub-micron ultra-low power CMOS device design and optimization 会议论文 20043.陈黎明.邹雪城.雷鑑铭应用于低功耗SoC的动态时钟管理技术期刊论文-微电子学 2007(014.王祚栋.魏少军SOC时代低功耗设计的研究与进展期刊论文-微电子学 2005(025.Wong.A C W.Kathiresan G A IV Wireless Transceiver for an Ultra Low Power SoC f

8、or Biotelemetry Applications 2007相似文献(10条1.学位论文段丽莹光栅采集系统芯片的低功耗设计研究2008集成电路发展到深亚微米阶段,功耗已经成为与面积、速度同样重要的一个决定因素。尤其对现在的便携式测量设备,低功耗的设计更是十分重要。本文是通过一款光栅采集系统芯片的设计实例,对功耗优化技术在整个设计过程中的应用和协调以及其对IC设计流程的影响进行了研究。光栅采集系统芯片的主要功能是正交信号细分,数据计算,显示处理,参数设定等。它具有高精度和低功耗的特点,它可以应用于智能的低功耗的便携式测量设备中,具有实际的使用价值。本文首先针对芯片的应用环境和设计要求分析,

9、给出了本设计采用的低功耗设计流程,提出了拟采用的低功耗技术。拟采用的低功耗技术是片内分频和动态功耗管理技术。根据该芯片的设计要求,完成了芯片体系结构的划分。以低功耗为着眼点,完成了RTL代码的实现,并对芯片的各个模块进行了低功耗设计。接着,本文以RTL设计模型作为依据进行了功耗分析,进一步提出了功耗优化策略,应用门控时钟技术完成了芯片的动态功耗管理,使芯片功耗降低了19.71%。本设计采用了自动芯片综合(ACS的逻辑综合策略,对设计完成了逻辑综合,本文给出了在逻辑综合中门控时钟的插入的方法,并针对由门控时钟插入引起的时序问题和可测性问题提出了解决方案。本文最后用EDA工具完成了该设计的物理设计

10、,并进行了物理验证,保证了设计的正确性。最终完成了整个的设计。该芯片的设计规模是1万门,它的面积是1.5×2.0mm2。该芯片应用和舰180nm工艺成功流片,它的工作频率10MHz,采样率1MHz,实际功耗0.2mw。 本文最后对设计工作进行了总结并提出了进一步工作的展望。2.期刊论文蒋敬旗.周旭.李文.范东睿系统芯片中低功耗测试的几种方法-微电子学与计算机2002,19(10在系统芯片可测试性设计中考虑功耗优化问题是当前国际上新出现的研究领域.在可测试性设计中考虑功耗的主要原因是数字电路在测试方式下的功耗比系统在正常工作方式下高很多.测试期间的功耗会引发系统成本上升,可靠性降低,成

11、品率下降.本文介绍低功耗测试技术中的一些基本概念,对已有的几种主要的降低测试功耗方法进行分析,最后给出一种高性能微处理器的真速低功耗自测试方法.3.学位论文张玲低功耗SoC测试技术及基于状态种子的BIST策略研究2005目前,集成电路测试面临两个大的问题:测试时间过长和测试功耗过高。而随着集成电路不断复杂化,测试变得更加困难。特别是对基于复用思想的SoC,虽然这种设计思想有利于减少设计成本,缩短上市时间,但测试这样复杂的系统变得异常困难。所以如何对集成电路进行高效的测试变得越来越重要。本文以缩短测试时间和减少测试功耗为目标,首先介绍了一种新的低功耗的BIST结构,并在此基础上提出了一种新的基于

12、低功耗BIST结构的系统芯片测试方法。这种测试方法的主要思想是:将系统芯片中的多个核分成若干个大小不同的组,每个组使用一个由线性反馈移位寄存器和映射逻辑组成的低功耗内建自测试结构来进行测试,其中,线性反馈移位寄存器和映射电路是用来产生有用测试向量的,也就是说,通过映射逻辑可以将无贡献的测试向量过滤掉。组与组之间的核进行并行测试,组内各个核进行串行测试。整个结构在给定的测试功耗限制下,以测试时间为优化目标,使测试时间最短。这种测试方法的特点是:首先本方法不用外部ATE,也不依赖片上存储设备;其次本方法是用低功耗BIST来产生SoC测试时所需要的测试向量,大大减少了测试功耗、减少了测试时间;第三,

13、本结构中,部分核共用一个BIST结构,减少了硬件开销。实验结果表明本测试方法不仅大大减少了测试时间和功耗,而且代价不大。接着本文又提出了一种新的基于状态种子的BIST策略,这种策略的主要思想是:通过统计LFSR的有用状态及其运行时间,发现LFSR的有用状态和运行时间所需要的存储空间很小,所以本策略是直接存储LFSR的状态种子及其运行时间来达到对电路的测试,实验结果表明这种方法无论在测试时间,还是在测试功耗以及所需要的存储空间上都显示出其高效性。4.会议论文蒋敬旗.周旭.李文.范东睿系统芯片中低功耗测试的几种方法2002在系统芯片可测试性设计中考虑功耗优化问题是当前国际上新出现的研究领域.在可测

14、试性设计中考虑功耗的主要原因是数字电路在测试方式下的功耗比系统在正常工作方式下高很多.测试期间的功耗会引发系统成本上升,可靠性降低,成品率下降.本文介绍低功耗测试技术中的一些基本概念,对已有的几种主要的降低测试功耗方法进行分析,最后指出低功耗测试技术的发展趋势和应解决的若干问题.5.学位论文张玲低功耗SoC测试及基于状态种子的BIST策略的研究2005目前,集成电路测试面临两个大的问题:测试时间过长和测试功耗过高。而随着集成电路不断复杂化,测试变得更加困难。特别是对基于复用思想的SoC,虽然这种设计思想有利于减少设计成本,缩短上市时间,但测试这样复杂的系统变得异常困难。所以如何对集成电路进行高

15、效的测试变得越来越重要。本文以缩短测试时间和减少测试功耗为目标,首先介绍了一种新的低功耗的BIST结构,并在此基础上提出了一种新的基于低功耗BIST结构的系统芯片测试方法。这种测试方法的主要思想是：将系统芯片中的多个核分成若干个大小不同的组，每个组使用一个由线性反馈移位寄存器和映射逻辑组成的 低功耗内建自测试结构来进行测试，其中，线性反馈移位寄存器和映射电路是用来产生有用测试向量的，也就是说，通过映射逻辑可以将无贡献的测试 向量过滤掉。组与组之间的核进行并行测试，组内各个核进行串行测试。整个结构在给定的测试功耗限制下，以测试时间为优化目标，使测试时间最短 。这种测试方法的特点是：首先本方法不用

16、外部ATE，也不依赖片上存储设备；其次本方法是用低功耗BIST来产生SoC测试时所需要的测试向量，大大减 少了测试功耗、减少了测试时间；第三，本结构中，部分核共用一个BIST结构，减少了硬件开销。实验结果表明本测试方法不仅大大减少了测试时间和 功耗，而且代价不大。 接着本文又提出了一种新的基于状态种子的BIST策略，这种策略的主要思想是：通过统计LFSR的有用状态及其运行时间，发现LFSR的有用状态和运 行时间所需要的存储空间很小，所以本策略是直接存储LFSR的状态种子及其运行时间来达到对电路的测试，实验结果表明这种方法无论在测试时间，还 是在测试功耗以及所需要的存储空间上都显示出其高效性。

17、6.学位论文 顾颖 测试程序开发和低功耗测试方法研究 2006 随着微电子技术的迅速发展和设计水平的提高，促进了系统芯片(SOC的出现。SOC集成度和测试数据量显著增大导致测试功耗急剧增加，测试功耗 已成为当前SOC一个严重问题。测试功耗指IP模块或嵌入式内核测试过程中所消耗的功耗。通常电路在测试模式下的功耗远大于正常工作模式下的功耗 ，而测试又是集成电路设计制造过程的必要流程，因此测试功耗比一般工作功耗更易于造成芯片的烧毁。同时测试过程中功耗导致电流升高，为了消除 过热，必须采用昂贵的封装。温度升高也导致严重的硅失效机制，如电迁移，降低系统的可靠性。因此，开展测试程序开发和SOC低功耗测试方

18、法研究具 有重要的应用价值。主要工作如下： 1分析了集成电路功耗的基本原理，描述了SOC测试过程中存在功耗高于正常工作的现象和产生原因。 2基于当前流行的测试技术，研究了几种低功耗测试方法，包括测试向量的优化、测试数据压缩和低功耗BIST方法。 3结合本人实际工作，研究了运用“学习法”生成测试图形方法，并将这种方法应用于实际SMJ320C31 DSP器件的测试，用学习法生成SMJ320C31测 试图形，开发了一种SMJ320C31 DSP器件的测试程序。 7.期刊论文 沈海斌.王国雄.赵旭鑫.胡国兴.SHEN Hai-bin.WANG Guo-xiong.ZHAO Xu-xin.HU Guo-

19、xing 传输透明 的SoC总线低功耗环算法 -浙江大学学报（工学版）2007,41(2 为适应地址、读/写数据在不同传输方式下的特性,并保持SoC总线上IP可复用的特点,提出了传输透明的SoC总线低功耗环算法.描述了低功耗传输与 总线编码的算法原理,以及在地址线、读/写数据线上的实现结构.在概率模型的基础上进行了分析,低功耗环有效地降低了SoC总线的信号翻转率.通过建 立网络终端测试系统,在不同传输方式所占比例不同的情况下进行了测试,结果表明,低功耗环算法达到了降低功耗的目的. 8.学位论文 聂彬 16位低压低功耗SIGMADELTA调制器的设计 2008 CMOS工艺已步入到深亚微米阶段，

20、使芯片的集成度得到了极大的提高，系统芯片集成(SOC的功能得到实现。另一方面，数字技术的飞速发展，推动 着SOC快速发展。但是，在深亚微米工艺里，真正要实现SOC，离不开低电压低功耗的模拟电路来支撑和保证。 模数转化是SOC重要的一个部分，其中基于SIGMADELTA过采样转换技术的模数转化器在模拟和数字电路的接口部件中得到广泛应用。这种类型的模 数转化技术对工艺要求不高，用标准的数字CMOS工艺就可以实现，同时在低电压供电和低功耗要求下，这种模数转化技术相对其它转换技术比较容易实 现，使它便于作为一个IP集成在SOC系统之中。 本文首先详细分析了单阶和高阶1bit调制器工作原理，并给出了调制

21、器的其它一些改进拓扑结构。然后围绕低电源电压问题，分析 了目前所采用的几种低电压模拟设计技术，对它们的优缺点进行了总结。接着，本文采用目前先进的标准数字CMOS深亚微米工艺(SMIC90n设计一个低电 压低功耗三阶1bit调制器，实现16位数模转化，它的电源电压为1V，而功耗仅420uW。设计中先用系统仿真软件得到实现三阶调制器的环路系数 ，然后着手各个具体电路的设计。有别于目前所采用的低压模拟设计方法，设计中采用电阻分流技术实现0.6参考基准源以得到1V电源电压调制器所需的 参考电压。为了克服电源电压过低导致运放的输出摆幅过小的问题，设计中还采用classAB输出结构以增大摆幅，同时还采用一

22、种增益增强技术来提高 增益以解决深亚微米里MOS晶体管低漏端电阻造成低增益的问题。本设计在仔细分析调制器的各种非理想因素基础上，推导出实现调制器环路系数的合理 电容值，以减少运放驱动电容所需功耗和达到设计目标所要求的信噪比。 9.期刊论文 成立.王振宇.张兵.朱漪云.范木宏.CHENG Li.WANG Zhen-yu.ZHANG Bing.ZHU Yi-yun.FAN Mu-hong 几 种CMOS VLSI的低功耗BIST技术 -半导体技术2005,30(10 在分析全扫描内建自测试(BIST较高测试功耗的基础上,总结出几种CMOS VLSI的低功耗BIST技术方案,包括减少待测电路(CUT输入端的翻转次数、 简化线性反馈