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1、实验五 触发器的仿真班级：智能1401姓名：蒙寿伟学号：2014080701201. D锁存器（D Latch）逻辑图:逻辑功能表:ENDQQN1001110×保持Q保持QNVHDL:波形仿真：结论： 由仿真图知，使能端为1时，输出端随输入端D变化而变化，当使能端为0时，输出端保持上一个状态。从而实现了对某一电平状态的锁存功能。2边沿式D触发器（Positive-Edge-Triggered D Flip-Flops with Preset , Clear and Complementary Outputs）逻辑框图：逻辑功能表：INPUTsOUTPUTsPRCLRCLKDQ QN0

2、1××1 010××0 100××1(失效) 1(失效)1111 01100 1110×保持Q 保持QNVHDL:波形仿真：结论：由真值表和波形图可知，复位输入0,清零输入1,输出为1，实现复位功能； 复位输入1,清零输入0,输出为0，实现清零功能;复位和清零均输入为1，且时钟为上升沿时，D触发器工作，时钟为低电平时，D触发器将保持前一个状态。3边沿式JK触发器逻辑框图：逻辑功能表：INPUTsOUTPUTsPRCLRCLKJKQ QN01×××1 010×××0

3、100×××1(失效) 1(失效)1100保持Q 保持QN11101 011010 11111Toggle（翻转）111××保持Q 保持QNVHDl:波形图：结论：由真值表和波形图可知，复位输入0,清零输入1,输出为1，实现复位功能； 复位输入1,清零输入0,输出为0，实现清零功能;复位和清零均输入为1，且时钟为下降沿时，JK触发器开始工作。 实验心得这次数字设计实验的内容是触发器的仿真，主要是锁存器，边沿式触发器和边沿式触发器。通过此次实验我懂得了锁存器和触发器区别：锁存器对时钟脉冲电平（持续时间）敏感，在一持续电平期间都运作；触发器对时钟脉冲边沿（上升或下降）敏感，在边沿来临时变化状态。 VHDL其实只要我们会编写一个，其他两个就自然出来了，他们的原理都是一样的

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