微波频率合成技术-中

1、2008年年为大多数先进的微波系统采用为大多数先进的微波系统采用 各种跳频通讯设备各种跳频通讯设备 雷达探测系统雷达探测系统 电子对抗系统电子对抗系统 测试仪器测试仪器 .直接数字频率合成技术DDS 1971年，年，J. Tierney 和和C. M. Tader等人首先提等人首先提出了出了DDS概念。随着概念。随着DDS技术和技术和VLSI的不断发的不断发展，展，DDS式频综的单片化在九十年代就已完成式频综的单片化在九十年代就已完成由于由于DDS芯片性能日趋完善，需求量激增，促芯片性能日趋完善，需求量激增，促成了许多成了许多DDS芯片生产厂家的出现：如美国的芯片生产厂家的出现：如美国的Sci

2、teq、Analog Device、Qualcomm、Standford Telecom、Harris及及Synegy公司，法公司，法国的国的Omerga和和Dassult公司等公司等DDS技术发展现状相位累加器在相位累加器在A位频率控制字位频率控制字FCW的控制下，以参考时钟频的控制下，以参考时钟频率率fc为采样率，产生待合成信号的数字线性相位序列，将其为采样率，产生待合成信号的数字线性相位序列，将其高高P位作为地址码通过正弦查询表位作为地址码通过正弦查询表ROM变换，产生变换，产生S位对应位对应信号波形的数字序列信号波形的数字序列s(n)，再由数模转换器再由数模转换器DAC将其转化为将其转

3、化为阶梯模拟电压波形阶梯模拟电压波形s(t)，最后由具有内插作用的低通滤波器最后由具有内插作用的低通滤波器LPF将其平滑为连续的正弦波形作为输出将其平滑为连续的正弦波形作为输出A bitsP bitsS bitss(n)s(t)LPFDigital-to- analogconverterWaveform map in ROM or RAM PhaseaccumlatorOutputFcfcFrequencycontrolword(FCW)相位累加器相位累加器 - 正弦查询表正弦查询表 - 数模转换器数模转换器 - 低通滤波器低通滤波器DDS工作原理需要的输出频点需要的输出频点DDS输出频谱td

4、ttdtf 21)(21)(AFCW2/ )(2 cft/1 CAoutfFCWf2瞬时相位瞬时相位 (t)和时间和时间t t成对应的关系，成对应的关系，DDS就是利就是利用这样的对应关系来实现频率合成的用这样的对应关系来实现频率合成的 控制控制 就可以控制不同的频率输出，而就可以控制不同的频率输出，而 由频由频率控制字率控制字FCW决定决定 为一个采样间隔为一个采样间隔 t之间的相位增量之间的相位增量设合成信号为设合成信号为： S(t)=cos (t) ，其中其中， (t) =2 ftDDS工作原理分析数字相位轮盘Digital Phase WheelA=4, FCW=1A=4, FCW=2

5、A=5, FCW=2A=5, FCW=1t=1/fct=1/fct=1/fct=1/fcAFCW2/ )(2 cft/1 CAoutfFCWf2A越大，相位增量越小，频率分辨率越高fc越大，取样时间增量越小，输出频率越高频率分辨率极高：频率分辨率极高：由由FCW=1可得分辨率可得分辨率f= fc/2A，A达到达到48位位(AD9852)，使得分辨率极高，使得分辨率极高(微微Hz级级)频率捷变很快：频率捷变很快：FCW的传输时间及以的传输时间及以LPF为主的器件响应时间为主的器件响应时间很短，使得高速很短，使得高速DDS系统的频率切换时间可达系统的频率切换时间可达ns级级变频相位连续：变频相位连

6、续：FCW的改变实质是改变相位增长率，而相位的改变实质是改变相位增长率，而相位本身保持不变，使得系统有良好的本身保持不变，使得系统有良好的相参性相参性易于控制、集成和实现功能扩展：易于控制、集成和实现功能扩展：改变改变ROM中存储的数据，中存储的数据，可以实现任意波形输出可以实现任意波形输出杂波抑制差：杂波抑制差：DDS全数字结构带来了许多优点，但正是由于这全数字结构带来了许多优点，但正是由于这种结构以及寻址种结构以及寻址ROM时采用相位截断、时采用相位截断、DAC位数有限决定了位数有限决定了DDS杂波抑制差的主要缺点杂波抑制差的主要缺点输出频率低：输出频率低：受器件速度受器件速度(特别是特别

7、是DAC)的限制，使得工作时钟的限制，使得工作时钟频率频率fc较低较低(AD9858:1GHz)输出相对带宽很宽：输出相对带宽很宽：040%fc (Nyquist带宽限制了带宽限制了DDS的输出的输出上限上限)DDS的特点DDS的Nyquist带宽例如：例如：fc100MHz、fo22.8MHz时的输出频谱。只有在时的输出频谱。只有在nfcfo的地方的地方产生了离散输出谱线，如果增大产生了离散输出谱线，如果增大fo，那么一阶镜频，那么一阶镜频fc-fo将会朝着基频的将会朝着基频的方向逐渐靠拢；当方向逐渐靠拢；当fo=0.5fc时，二者重合；如果再继续增大基频将会导致时，二者重合；如果再继续增大

8、基频将会导致一阶镜频落在一阶镜频落在Nyquist带宽内，无法恢复所需的频率。一般将带宽内，无法恢复所需的频率。一般将DDS的输出的输出频率限制在频率限制在00.4fc内，使一阶镜频尽量远离输出基频并且不要落在内，使一阶镜频尽量远离输出基频并且不要落在Nyquist通带内，这样可以降低输出滤波器的设计难度。通带内，这样可以降低输出滤波器的设计难度。 0dB22.8503002001000镜频fc+fo镜频2fc+fo镜频2fc-fo镜频3fc-foSIN(X)/X包络Nyquist带宽3fc222.8277.22fc177.2122.8镜频fc-fo时钟频率fcNyquist限制基频fo信号幅

9、度MSPS77.2-30dB-20dB-10dB DDS不但可以用来在雷达领域实现多点或线性调频不但可以用来在雷达领域实现多点或线性调频频率源，还可以用在数字调制方面实现频率源，还可以用在数字调制方面实现FSK、QPSK、8PSK等的调制，在扩频通信方面实现等的调制，在扩频通信方面实现CDMA/FH工工作方式及任意规律的跳频模式等。如作方式及任意规律的跳频模式等。如: AD公司的公司的AD9852、AD9854、AD9858可实现线可实现线性调频、正交输出及各种调制性调频、正交输出及各种调制 还有以还有以DDS为核心的为核心的QPSK调制器调制器AD9853，数字数字上变频器上变频器AD985

10、6和和AD9857 并且并且AD公司的公司的DDS芯片全都内置芯片全都内置DAC，称为称为Complete-DDS。DDS技术的用途常见的DDS芯片实物AD9850fc=125MHzA=32bitsAD9852fc=300MHzA=48bits f=1uHzAD9858fc=1GHzA=32bits f=0.23HzDDS器件设计工程师解决的问题器件设计工程师解决的问题提高提高DDS输出频率输出频率提高时钟频率提高时钟频率 AD9858时钟频率时钟频率1GHz，输出上限频率，输出上限频率400MHz降低输出杂散降低输出杂散应用应用DDS器件的工程师需做的工作器件的工程师需做的工作扩频扩频提高提

11、高DDS输出频率和工作带宽输出频率和工作带宽抑制杂散抑制杂散DDS需要解决的问题DDS本身的工作频率上限较低，无法满足工程应用。因此本身的工作频率上限较低，无法满足工程应用。因此常结合其它手段扩展频率，如，倍频、锁相、上变频等常结合其它手段扩展频率，如，倍频、锁相、上变频等 直接倍频：直接倍频：面临的最大问题是杂散的恶化（按面临的最大问题是杂散的恶化（按20lgN）；）；在宽带倍频中（在宽带倍频中（DDS的相对带宽很宽），还可能遇到其的相对带宽很宽），还可能遇到其它次谐波落入工作带内，引起信号干扰它次谐波落入工作带内，引起信号干扰 结合锁相（结合锁相（PLL）：）：DDS仅提供仅提供PLL的参

12、考信号，利用的参考信号，利用PPL的跟踪环路滤波作用可大大抑制近边带杂散，同时的跟踪环路滤波作用可大大抑制近边带杂散，同时实现锁相倍频，但跳频过渡时间变长实现锁相倍频，但跳频过渡时间变长 利用上变频：利用上变频：可将可将DDS的输出频率搬移到更高的微波频的输出频率搬移到更高的微波频段。往往先将段。往往先将DDS的输出频率结合的输出频率结合PLL倍频到微波频段倍频到微波频段后才行，否则，无法提取纯净的上倍频信号后才行，否则，无法提取纯净的上倍频信号DDS面临的主要问题及应对措施工作频率：工作频率：6015MHz相噪：相噪：-124dBc/Hz1kHz(在在52.5MHz)杂散抑制：杂散抑制：60

13、dBc频率捷变速度：频率捷变速度：200nsAD9852 DDS芯片应用实例 实现实现DDS的高分辨率和的高分辨率和PLL的高输出频率优的高输出频率优势互补势互补 是目前微波频综的重要技术方案之一是目前微波频综的重要技术方案之一 面临的问题主要是由于面临的问题主要是由于PLL的引入，将使频的引入，将使频综的跳频时间建立过程加长，需仔细设计环综的跳频时间建立过程加长，需仔细设计环路带宽路带宽DDSPLL技术实现扩频匹配网络数据线8bits控制CTRL(来自控制单元)VccLFVCO开关LPFDDSROMMCU地址线10bits同步120MHz控制线516580MHzDDS部分PLL部分25.82

14、8.975MHzPD20DDS采用采用AD9850芯片芯片PLL采用采用Q3236芯片芯片时钟频率：时钟频率：120MHz工作频率：工作频率：516580MHz跳频时间：跳频时间：60dBc相噪：相噪：- -105dBc/Hz10kHzDDSPLL应用实例DDS输出作为PLL的参考频率DDS提供一定带宽提供一定带宽( fD)的频率输出的频率输出(fD)，由第一个上变频本振由第一个上变频本振将频率抬高将频率抬高( f1 = fLO + fD )；再经过再经过PLL本振本振( fPLL)将频率搬移将频率搬移到微波频段到微波频段( fo= f1+ fPLL )。PLL本振源的频率可通过微机控制本振源

15、的频率可通过微机控制分频比，实现分频比，实现N个个 fD步进频率点，因此，整个微波输出频率步进频率点，因此，整个微波输出频率带宽为：带宽为： fo= N fD实际带宽为实际带宽为N倍的倍的DDS工作带宽工作带宽DDS提供频率精调；提供频率精调；PLL提供频率粗调提供频率粗调fofLO NfD fP1fPN fD f1fDLPFBPFBPF0fPLLDDSPLL技术的扩频方案缺点：缺点：PLL切换时，速度减慢切换时，速度减慢300MHz100MHz3倍频器BPF3180001801800差分放大调制器SPDTPLL2PLL1DDSFrMCUAMPFoutBPF1BPF2DDSPLL技术的扩频实例

16、方案：方案：DDS差分输出多差分输出多PLL开关切换差分调制开关切换差分调制以增加电路复杂性克服以增加电路复杂性克服PLL切换速度慢的缺点切换速度慢的缺点RFLOLOIFIF18018000第一路第二路tLcostIcosttLIcoscosttLIcoscosttILIL)cos(costLcostIcos 差分调制器可以实现上差分调制器可以实现上变频变频 差分调制器对中频信号差分调制器对中频信号与与本振本振信号有抑制作用信号有抑制作用DDSPLL技术的扩频实例差分调制器特点差分调制器特点和频分量 差频分量 混频锁相实现低相噪本振混频锁相实现低相噪本振 DDSPLL技术的扩频实例低相噪低相噪

17、PLL技术技术LOIF=60MHzFcompADF4001RPFDFr=100MHzMCULPFVCONFout=660MHzRF6次谐波混频器DDSPLL技术的扩频实例低相噪低相噪PLL频谱频谱10k100k 1M10M100M 1GFrequency (Hz)-160-150-140-130-120-110-100-90-80-70-60Phase Noise (dBc/Hz)Phase Noise at 660MHzTotalLoop FilterChipRefVCO与直接与直接PLL对比对比理论值：-115dBc/Hz10kHz（在20MHz鉴相频率）测试值：-128dBc/Hz10k

18、Hz DDSPLL技术的扩频实例低杂散低杂散DDS频谱杂散及相噪频谱杂散及相噪杂散：-80dBc相噪：-142dBc/Hz10kHz DDSPLL技术的扩频实例最终输出跳频频谱最终输出跳频频谱-126dBc/Hz10kHzDSDDSPLL的微波频综方案工程设计实例输入参考频率：输入参考频率：120MHz，- -160dBc/Hz10kHz四路输出频率：四路输出频率：11.67711.741GHz，步进步进0.5MHz 11.31711.381GHz，步进步进0.5MHz 2.82GHz（点频）（点频） 60MHz （点频）（点频）跳频时间：跳频时间：5m ms相位噪声：相位噪声： 和和 - -

19、110dBc/Hz10kHz 和和 - -90dBc/Hz10kHz杂散抑制度：杂散抑制度：- -73dBc技术要求 120MHz晶振的相噪为晶振的相噪为- -160dBc/Hz10kHz。理论上，。理论上，晶振相噪折算到晶振相噪折算到11GHz的相噪为的相噪为- -121dBc/Hz 10kHz，恶化恶化20lg(11GHz/120MHz)39dB。有。有11dB的富裕量，的富裕量，晶振能满足系统要求晶振能满足系统要求 实际上，由于实际上，由于PLL鉴相器（鉴相器（AD4106）的噪声基底一般）的噪声基底一般在在- -219dBc/Hz，取鉴相频率为，取鉴相频率为20MHz时，噪声恶化为时，

20、噪声恶化为10lg(20106Hz) +20lg(11109/20106) =128dBc/Hz,对对应的相噪基底则为应的相噪基底则为- -219128- -91dBc/Hz，远远不能，远远不能满足满足110 dBc/Hz10kHz的技术要求的技术要求结论：不能直接在结论：不能直接在11GHz上采用上采用PLL方案！方案！相噪分析低相噪的解决方案为了得到为了得到11GHz以上的两路输出，必须采用极低相以上的两路输出，必须采用极低相噪的微波高频本振（点频）与具有噪的微波高频本振（点频）与具有64MHz带宽的微带宽的微波低相噪低频信号进行上变频，微波低频信号相噪波低相噪低频信号进行上变频，微波低频

21、信号相噪应达到应达到 - -115dBc/Hz10kHz。微波高频本振由晶振。微波高频本振由晶振倍频实现（相噪理论值倍频实现（相噪理论值-122dBc/Hz10kHz)11.31711.381GHz或11.67711.741GHz微波本振9.6GHz微波中频信号1.7171.781GHz或2.0772.141GHz如何实现低相噪的微波中频信号？结论：微波低频信号不能单独以结论：微波低频信号不能单独以PLL方案实现！方案实现！由于微波低频需要由于微波低频需要64MHz带宽，步进频率带宽，步进频率0.5MHz,独立采用独立采用PLL技术，将会出现如下问题：技术，将会出现如下问题：0.5MHz的步进

22、频率要求鉴相频率必等于的步进频率要求鉴相频率必等于0.5MHz，在在2.141GHz附近的噪声恶化为附近的噪声恶化为10lg(0.5106Hz)+20lg(2141106/0.5106)=130dBc/Hz，对应的相噪基底则为，对应的相噪基底则为-219130-89dBc/Hz，达不到要求！达不到要求！DDS只能实现更低微波频率的低相噪信号，但是只能实现更低微波频率的低相噪信号，但是杂 散 大 ， 尤 其 是 宽 带 工 作 （ 约 为杂 散 大 ， 尤 其 是 宽 带 工 作 （ 约 为 - - 5 0 - -70dBc）。尽管窄带工作的杂散可以大大降低）。尽管窄带工作的杂散可以大大降低（约

23、为（约为7080dBc），但必须倍频提升工作），但必须倍频提升工作频率和带宽，原有的杂散将按频率和带宽，原有的杂散将按20lgN恶化，远远达恶化，远远达不到要求！不到要求！结论：微波低频信号不能单独以结论：微波低频信号不能单独以DDS+倍频方案倍频方案实现！实现！如果采用如果采用 DDS？如何实现低相噪的微波中频信号？由由DDS实现更低微波频率的窄带低相噪信号，利实现更低微波频率的窄带低相噪信号，利用用PLL锁相倍频特性获得锁相倍频特性获得64MHz带宽的跳频信号带宽的跳频信号采用采用 DDSPLL上变频提升频率和展宽带宽上变频提升频率和展宽带宽好处：好处：PLL 可以抑制可以抑制DDS在环路

24、带宽外的杂散在环路带宽外的杂散低相噪微波中频信号的解决方案放大PDNLFVCOBPFDDS时钟频率BPFfDDS电路PLL部件跳频输出DDSfDDS-PLL 对于对于2.82GHz频点，同样取鉴相频率为频点，同样取鉴相频率为20MHz时 ， 噪 声 恶 化 为时 ， 噪 声 恶 化 为 1 0 l g ( 2 0 1 06H z ) + 20lg(2.82109/20106)= 116dBc/Hz, 对应的相对应的相噪基底则为噪基底则为- -219116- -103 dBc/Hz，满足，满足- - 90 dBc/Hz10kHz的技术要求的技术要求 对于对于60MHz频点，可直接采用分频技术或频点，可直接采用分频技术或PLL技术实现技术实现其它频点的解决方案 频综系统由频综系统由DDSPLL直接频率合成技术直接频率合成技术实现实现 合理分配各部分频率关系非常重要合理分配各部分频率关系非常重要 非线性过程出现的干扰频率必须抑制，落入非线性过程出现的干扰频率必须抑制，落入带内的杂散必须降低到最低程度带内的杂散必须降低到最低程度 在单元电路的可行性研究中发现问题，提出在单元电路的可行性研究中发现问题，提出改进措施改进措施 良好的屏蔽效果和通道隔离抑制相互干扰良好的屏蔽效果和通道隔离抑制相