第三章逻辑门电路(康华光)

1、信息与电气工程学院第二章第二章 逻辑门电路逻辑门电路3.1 MOS逻辑门电路逻辑门电路3.2 TTL逻辑门电路逻辑门电路*3.3 射极耦合逻辑门电路射极耦合逻辑门电路*3.4 砷化镓逻辑门电路砷化镓逻辑门电路3.5 逻辑描述中的几个问题逻辑描述中的几个问题3.6 逻辑门电路使用中的几个实际问题逻辑门电路使用中的几个实际问题* 3.7 用用VerilogHDL描述逻辑门电路描述逻辑门电路信息与电气工程学院教学基本要求：教学基本要求：1、了解半导体器件的开关特性。了解半导体器件的开关特性。2、熟练掌握熟练掌握基本逻辑门（与、或、与非、或非、基本逻辑门（与、或、与非、或非、异或门）、三态门、异或门）

2、、三态门、OD门（门（OC门）和传输门的逻门）和传输门的逻辑功能。辑功能。3、学会门电路逻辑功能分析方法。学会门电路逻辑功能分析方法。4、掌握掌握逻辑门的主要参数及在应用中的接口问题。逻辑门的主要参数及在应用中的接口问题。第二章第二章 逻辑门电路逻辑门电路信息与电气工程学院3.1 MOS逻辑门逻辑门1、逻辑门逻辑门: :实现基本逻辑运算和复合逻辑运算的单元电路。实现基本逻辑运算和复合逻辑运算的单元电路。2、逻辑门电路的分类逻辑门电路的分类二极管门电路二极管门电路三极管门电路三极管门电路TTL门电路门电路MOS门电路门电路PMOS门门CMOS门门逻辑门电路逻辑门电路分立门电路分立门电路集成门电路

3、集成门电路NMOS门门3.1.1 数字集成电路简介数字集成电路简介信息与电气工程学院1.CMOS集成电路集成电路: :广泛应用于超大规模、甚大规模集成电路广泛应用于超大规模、甚大规模集成电路 4000 4000系列系列74HC 74HCT74VHC 74VHCT速度慢速度慢与与TTL不不兼容兼容抗干扰抗干扰功耗低功耗低74LVC 74VAUC速度加快速度加快与与TTL兼容兼容负载能力强负载能力强抗干扰抗干扰功耗低功耗低速度两倍于速度两倍于74HC与与TTL兼容兼容负载能力强负载能力强抗干扰抗干扰功耗低功耗低低低( (超低超低) )电压电压速度更加快速度更加快与与TTL兼容兼容负载能力强负载能力

4、强抗干扰功耗低抗干扰功耗低 7474系列系列74LS系列系列74AS系列系列 74ALS2.TTL 集成电路集成电路: :广泛应用于中大规模集成电路广泛应用于中大规模集成电路3.1.1 数字集成电路简介数字集成电路简介信息与电气工程学院3.1.2 逻辑门电路的一般特性逻辑门电路的一般特性1. 1. 输入和输出的高、低电平输入和输出的高、低电平 vO vI 驱动门驱动门G1 负载门负载门G2 1 1 输出高电平的下限值输出高电平的下限值 VOH(min)输入低电平的上限值输入低电平的上限值 VIL(max)输入高电平的下限值输入高电平的下限值 VIL(min)输出低电平的上限值输出低电平的上限值

5、 VOH(max)输出输出高电平高电平+VDD VOH(min)VOL(max) 0 G1门门vO范围范围 vO 输出输出低电平低电平 输入输入高电平高电平VIH(min) VIL(max) +VDD 0 G2门门vI范围范围 输入输入低电平低电平 vI 信息与电气工程学院VNH 当前级门输出高电平的最小当前级门输出高电平的最小值时值时允许负向噪声电压的最大值允许负向噪声电压的最大值。负载门输入高电平时的噪声容限：负载门输入高电平时的噪声容限：VNL 当前级门输出低电平的最大当前级门输出低电平的最大值时值时允许正向噪声电压的最大值允许正向噪声电压的最大值负载门输入低电平时的噪声容限负载门输入低

6、电平时的噪声容限：2. 噪声容限噪声容限VNH =VOH(min)VIH(min) VNL =VIL(max)VOL(max)在保证输出电平不变的条件下，输入电平允许波动的范围。它表在保证输出电平不变的条件下，输入电平允许波动的范围。它表示门电路的抗干扰能力示门电路的抗干扰能力 1 驱动驱动门门 vo 1 负载门负载门 vI 噪声噪声 信息与电气工程学院类型参数74HCVDD=5V74HCTVDD=5V74LVCVDD=3.3V74AUCVDD=1.8VtPLH或tPHL(ns)782.10.93.传输延迟时间传输延迟时间传输延迟时间是表征门电路开关速传输延迟时间是表征门电路开关速度的参数，它

7、说明门电路在输入脉度的参数，它说明门电路在输入脉冲波形的作用下，其输出波形相对冲波形的作用下，其输出波形相对于输入波形延迟了多长的时间于输入波形延迟了多长的时间。CMOS电路传输延迟时间电路传输延迟时间 tPHL 输出输出 50% 90% 50% 10% tPLH tf tr 输入输入 50% 50% 10% 90% 信息与电气工程学院4. 4. 功耗功耗静态功耗：指的是当电路没有状态转换时的功耗，即门电路静态功耗：指的是当电路没有状态转换时的功耗，即门电路空载时电源总电流空载时电源总电流ID与电源电压与电源电压VDD的乘积。的乘积。5. 延时延时 功耗积功耗积是速度功耗综合性的指标是速度功耗

8、综合性的指标. .延时延时 功耗积功耗积，用符号，用符号DP表示表示扇入数：取决于逻辑门的输入端的个数。扇入数：取决于逻辑门的输入端的个数。6. 扇入与扇出数扇入与扇出数动态功耗：指的是电路在输出状态转换时的功耗，动态功耗：指的是电路在输出状态转换时的功耗，对于对于TTL门电路来说，静态功耗是主要的。门电路来说，静态功耗是主要的。CMOS电路的静态功耗非常低，电路的静态功耗非常低，CMOS门电路有动态功耗门电路有动态功耗信息与电气工程学院扇出数：扇出数： 是指其在正常工作情况下，所能带同类门电路的最大数目。是指其在正常工作情况下，所能带同类门电路的最大数目。（a) 带拉电流负载带拉电流负载当负

9、载门的个数增加时，总的拉电流将增加，会引起输出高当负载门的个数增加时，总的拉电流将增加，会引起输出高电压的降低。但不得低于输出高电平的下限值，这就限制了电压的降低。但不得低于输出高电平的下限值，这就限制了负载门的个数。负载门的个数。)(I)(IN负载门负载门驱动门驱动门IHOHOH 高电平高电平扇出数扇出数:IOH : :驱动门的输出端为高电平电流驱动门的输出端为高电平电流IIH : :负载门的输入电流为负载门的输入电流为。信息与电气工程学院(b) 带灌电流负载带灌电流负载)(I)(IN负负载载门门驱驱动动门门ILOLOL 当负载门的个数增加时，总的灌电流当负载门的个数增加时，总的灌电流IOL

10、将增加，同时也将引起将增加，同时也将引起输出低电压输出低电压VOL的升高。当输出为低电平，并且保证不超过输的升高。当输出为低电平，并且保证不超过输出低电平的上限值。出低电平的上限值。IOL ：驱动门的输出端为低电平电流：驱动门的输出端为低电平电流IIL ：负载门输入端电流之和：负载门输入端电流之和信息与电气工程学院电路类型电源电压/V传输延迟时间/ns静态功耗/mW功耗延迟积/mW-ns直流噪声容限 输出逻辑摆幅/VVNL/VVNH/VTTLCT54/74510151501.22.23.5CT54LS/74LS57.52150.40.53.5HTL158530255077.513ECLCE10

11、K系列5.2225500.1550.1250.8CE100K系列4.50.7540300.1350.1300.8CMOSVDD=5V5455103225 1032.23.45VDD=15V151215103180 1036.59.015高速CMOS5811038 1031.01.55各类数字集成电路主要性能参数的比较各类数字集成电路主要性能参数的比较信息与电气工程学院3.1.3 MOS开关及其等效电路开关及其等效电路：MOS管工作在可变电阻区，输出低电平管工作在可变电阻区，输出低电平: : MOS管截止，管截止， 输出高电平输出高电平当当I VT信息与电气工程学院MOS管相当于一个由管相当于一

12、个由vGS控制控制的无触点开关。的无触点开关。MOS管工作在可变电阻区，管工作在可变电阻区，相当于开关相当于开关“闭合闭合”，输出为低电平。输出为低电平。MOS管截止，管截止，相当于开关相当于开关“断开断开”输出为低电平。输出为低电平。当输入为低电平时：当输入为低电平时：当输入为高电平时：当输入为高电平时：信息与电气工程学院3.1.4 CMOS 反相器反相器1.1.工作原理工作原理AL1+VDD+10VD1S1vivOTNTPD2S20V+10VvivGSNvGSPTNTPvO0 V 0V-10V截止截止导通导通10 V10 V 10V 0V导通导通截止截止 0 VVTN = 2 VVTP =

13、 2 V逻辑图逻辑图AL 逻辑表达式逻辑表达式逻辑真值表逻辑真值表)VVVTPTNDD( 0110vi (A)vO(L)信息与电气工程学院2. 2. 电压传输特性和电流传输特性电压传输特性和电流传输特性)v(fvIO 电压传输特性电压传输特性信息与电气工程学院3. CMOS3. CMOS反相器的工作速度反相器的工作速度在由于电路具有互补对称的性质，它的开通时间与关在由于电路具有互补对称的性质，它的开通时间与关闭时间是相等的。平均延迟时间：闭时间是相等的。平均延迟时间：10 ns。 带电容负载带电容负载信息与电气工程学院A BTN1 TP1 TN2 TP2L0 00 11 01 1截止截止 导通

14、导通 截止截止导通导通 导通导通导通导通导通导通截止截止截止截止导通导通截止截止截止截止截止截止 截止截止导通导通导通导通1110与非门与非门1.CMOS 与非门与非门vA+VDD+10VTP1TN1TP2TN2ABLvBvLAB&(a)(a)电路结构电路结构(b)(b)工作原理工作原理VTN = 2 VVTP = 2 V0V10VN输入的与非门的电路输入的与非门的电路?输入端增加有什么问题输入端增加有什么问题?3.1.5 CMOS 逻辑门逻辑门信息与电气工程学院或非门或非门BAL 2.2.CMOS 或非门或非门+VDD+10VTP1TN1TN2TP2ABLA B TN1 TP1 TN2 TP

15、2L0 00 11 01 1截止截止导通导通截止截止导通导通 导通导通导通导通导通导通截止截止截止截止导通导通截止截止截止截止截止截止截止截止导通导通导通导通1000AB10V10VVTN = 2 VVTP = 2 VN输入的或非门的电路的结构输入的或非门的电路的结构?输入端增加有什么问题输入端增加有什么问题?信息与电气工程学院3. 异或门电路异或门电路BA BABAXBAL BABA BA =A B信息与电气工程学院4.4.输入保护电路和缓冲电路输入保护电路和缓冲电路 基基本本逻逻辑辑功功能能电电路路 基基本本逻逻辑辑功功能能电电路路 输输入入保保护护缓缓冲冲电电路路 输输出出缓缓冲冲电电路

16、路 vi vo 采用缓冲电路能统一参数，使不同内部逻辑集成逻辑门电路采用缓冲电路能统一参数，使不同内部逻辑集成逻辑门电路具有相同的输入和输出特性。具有相同的输入和输出特性。信息与电气工程学院1.CMOS漏极开路门漏极开路门1.）CMOS漏极开路门的提出漏极开路门的提出输出短接，在一定情况下输出短接，在一定情况下会产生低阻通路，大电流会产生低阻通路，大电流有可能导致器件的损毁，有可能导致器件的损毁，并且无法确定输出是高电并且无法确定输出是高电平还是低电平。平还是低电平。 3.1.6 CMOS漏极开路（漏极开路（OD）门和三态输出门电路）门和三态输出门电路 +VDDTN1TN2AB+VDDAB01

17、信息与电气工程学院C D RP VDD L A B & & （2）漏极开路门的结构与逻辑符号漏极开路门的结构与逻辑符号(c) (c) 可以实现线与功能可以实现线与功能CDAB CDAB +VDDVSSTP1TN1TP2TN2ABLA B L 电路电路A B L & 逻辑符号逻辑符号(b)(b)与非逻辑不变与非逻辑不变RP VDD L A B 漏极开路门输出连接漏极开路门输出连接21PPL RP VDD L A B C D (a)(a)工作时必须外接电源和电阻工作时必须外接电源和电阻信息与电气工程学院(2) 上拉电阻对上拉电阻对OD门动态性能的影响门动态性能的影响RP VDD L A B C D

18、 Rp的值愈小，负载电容的充电时间的值愈小，负载电容的充电时间常数亦愈小，因而开关速度愈快常数亦愈小，因而开关速度愈快。但功耗大但功耗大, ,且可能使输出电流超过允且可能使输出电流超过允许的最大值许的最大值IOL(max） 。电路带电容负载电路带电容负载1 10 0CL LRp的值大，可保证输出电流不能超的值大，可保证输出电流不能超过允许的最大值过允许的最大值IOL(max）、）、功耗小功耗小。但负载电容的充电时间常数亦愈大，但负载电容的充电时间常数亦愈大，开关速度因而愈慢开关速度因而愈慢。信息与电气工程学院最不利的情况：最不利的情况：只有一个只有一个 OD门导通，门导通，110为保证低电平输

19、出为保证低电平输出OD门的门的输输出电流不能超过允许的最大值出电流不能超过允许的最大值 IOL(max)且且VO=VOL(max） ，RP不不能太小能太小。当当VO=VOLIL(total)OLOLDDpIIVVR(max)(max)(min) IL(total)pOLDDOLIRVVI(min)(max)(max) +V DDIILRP&n&m&kIIL（total)IOL（max)信息与电气工程学院当当VO=VOH+V DDRP&n&m&111IIH（total)I0H（total)为使得高电平不低于规定的为使得高电平不低于规定的VIH的的最小值，则最小值，则Rp的选择不能过大。的选择不能

20、过大。Rp的最大值的最大值Rp(max) ：IH(total)OH(total)IHDDpIIVVR(min)(max) 信息与电气工程学院2.三态三态(TSL)输出门电路输出门电路1TP TN VDD L A EN & 1 1 EN A L 1 0011截止截止导通导通111高阻高阻 0 输出输出L输入输入A使能使能EN0011 10 00截止截止导通导通010截止截止截止截止X1逻辑功能：高电平有效的同相逻辑门逻辑功能：高电平有效的同相逻辑门0 1信息与电气工程学院3.1.7 CMOS传输门传输门( (双向模拟开关双向模拟开关) ) 1 1. CMOS传输门电路传输门电路TP vI /vO

21、 TN vO /vI C C +5V 5V 电路电路vI /vO vO /vI C C T G 逻辑符号逻辑符号I / Oo/ IC等效电路等效电路信息与电气工程学院2、CMOS传输门电路的工作原理传输门电路的工作原理 设设TP:|VTP|=2V， TN:VTN=2V I的变化范围为的变化范围为5V到到+5V。 5V+5V 5V到到+5V GSN0, TP截止截止TP vI /vO TN vO /vI C C +5V 5V 1）当）当c=0， c =1时时c=0=-5V， c c =1=+5V信息与电气工程学院 C TP vO/vI vI/vO +5V 5V TN C +5V5V GSP= 5

22、V (3V+5V)= 2V 10V GSN=5V (5V+3V)=(102)V b、 I= 3V5V GSNVTN, TN导通导通a、 I= 5V3VTN导通，导通，TP导通导通 GSP |VT|, TP导通导通C、 I= 3V3VIOvv 2）当）当c=1， c =0时时信息与电气工程学院传输门组成的数据选择器传输门组成的数据选择器C=0TG1导通导通, TG2断开断开 L=XTG2导通导通, TG1断开断开 L=YC=1传输门的应用传输门的应用信息与电气工程学院CMOS逻辑集成器件发展使它的技术参数从总体上来说已经达逻辑集成器件发展使它的技术参数从总体上来说已经达到或者超过到或者超过TTL

23、TTL器件的水平。器件的水平。CMOS器件的功耗低、扇出数大，器件的功耗低、扇出数大，噪声容限大，静态功耗小，动态功耗随频率的增加而增加。噪声容限大，静态功耗小，动态功耗随频率的增加而增加。参数系列传输延迟时间tpd/ns(CL=15pF)功耗(mW)延时功耗积(pJ)4000B751(1MHz)10574HC101.5 (1MHz)1574HCT131 (1MHz)13BiCMOS2.90.00037.50.00087223.1.8 CMOS逻辑门电路的技术参逻辑门电路的技术参数数CMOS门电路各系列的性能比较门电路各系列的性能比较信息与电气工程学院2.2 逻辑代数基础逻辑代数基础 化简方法

24、化简方法卡诺图的画法卡诺图的画法(2) 卡诺图的性质卡诺图的性质 n变量变量，2n个小方格个小方格 。每个小方格放入一个最小项。每个小方格放入一个最小项。相邻性相邻性 ：两个最小项除一变量取值互补外，其它变量均：两个最小项除一变量取值互补外，其它变量均相同。相同。(3)用卡诺图化简逻辑函数的步骤和方法用卡诺图化简逻辑函数的步骤和方法方法：将函数中包含的最小项在方法：将函数中包含的最小项在卡诺图中填卡诺图中填1，没有的项填，没有的项填0，最，最后得函数卡诺图。后得函数卡诺图。用卡诺图表示逻辑函数)7 , 6 , 5 , 3(),(mCBA：F例信息与电气工程学院2.2 逻辑代数基础逻辑代数基础

25、化简方法化简方法卡诺图的画法卡诺图的画法方法：将函数中包含的最小项在方法：将函数中包含的最小项在卡诺图中填卡诺图中填1，没有的项填，没有的项填0，最，最后得函数卡诺图。后得函数卡诺图。已知函数真值表画卡诺图函数值为函数值为0或或1，直接填入对应方格中，直接填入对应方格中信息与电气工程学院2.2 逻辑代数基础逻辑代数基础 化简方法化简方法圈图原则圈图原则 圈卡诺图圈卡诺图的原则圈卡诺图的原则小方格可重复包围，但每圈一次定要有新方格圈入。小方格可重复包围，但每圈一次定要有新方格圈入。图1BCCAFFF21DBDBABAFFFF321信息与电气工程学院2.2 逻辑代数基础逻辑代数基础 化简方法化简方

26、法圈图原则圈图原则每个包围圈必须是最大圈（才能化最简式）。图2中F3不是最大圈。F3应包围m1、m3 、 m9、m11四个最小项。信息与电气工程学院2.2 逻辑代数基础逻辑代数基础 化简方法化简方法圈图原则圈图原则 包围圈应是必要圈而不是多余圈圈中最小项已被使用过信息与电气工程学院2.2 逻辑代数基础逻辑代数基础 化简方法化简方法圈图原则圈图原则 所有1值方格均画出包围圈以保证函数值不变ABCCAFDBDBDBFFF21信息与电气工程学院每个包围圈中最小项合并成一项，由相邻性：每个包围圈中最小项合并成一项，由相邻性：被圈两项合并为一项，消去一个变量。被圈两项合并为一项，消去一个变量。被圈四项合

27、并为一项，消去两个变量。被圈四项合并为一项，消去两个变量。被圈八项合并为一项，消去三个变量。被圈八项合并为一项，消去三个变量。被圈十六项合并为一项，消去四个变量。被圈十六项合并为一项，消去四个变量。2.2 逻辑代数基础逻辑代数基础 化简方法化简方法圈图原则圈图原则 读卡诺图各包围圈合并项各包围圈合并项相加。相加。总之：总之：2i个相邻最小项合并后，个相邻最小项合并后，可消去可消去i个变量个变量 。信息与电气工程学院2.2 逻辑代数基础逻辑代数基础 化简方法化简方法圈图实例圈图实例例1-9：化简mFDBBCFFF21信息与电气工程学院2.2 逻辑代数基础逻辑代数基础 化

28、简方法化简方法圈图原则圈图原则例例1-10：化简：化简 化成标准的与化成标准的与-或式或式)(BBBCAF解02467)(mmmmmCBACBACBACABABCCBACBACBACABCABABCCBCBCABABCCABCCBCBCAABCBCBAF用 补最小项1 AACABFFF21信息与电气工程学院2.2 逻辑代数基础逻辑代数基础 化简方法化简方法无关项化简无关项化简(1)无关项的逻辑函数的定义无关项的逻辑函数的定义4.具有无关项的逻辑函数的化简具有无关项的逻辑函数的化简无关项逻辑函数中不会出现的变量取值组逻辑函数中不会出现的变量取值组合所对应的最小项称无关项（或任意项，合所对应的最小

29、项称无关项（或任意项，约束项）。约束项）。例例:某电动机设变量某电动机设变量 正转正转 反转反转 停止停止 A B C则则ABC取值只能是取值只能是100、010、001，而不能取值的有，而不能取值的有000、011、101、110、111这些项恒等于这些项恒等于0 具有无关项的逻辑函数的表示表示法F = m( ) + d( ) 最小项最小项 无关项无关项信息与电气工程学院2.2 逻辑代数基础逻辑代数基础 化简方法化简方法无关项化简无关项化简(2) 具有无关项的逻辑函数的化简具有无关项的逻辑函数的化简无关项根本不会出现无关项根本不会出现.所以无关项对应的逻辑值可所以无关项对应的逻辑值可0可可1

30、，根据需要定。利用无关项，力争圈尽量大。根据需要定。利用无关项，力争圈尽量大。例如对： 化简 相应方格填1 相应方格填XmdF)13.10. 9 . 7 . 3 . 2()15. 8 . 5 . 0(信息与电气工程学院2.3 正负逻辑的逻辑符号正负逻辑的逻辑符号的变换的变换 逻辑符号逻辑符号(1) 正负逻辑的逻辑符号正负逻辑的逻辑符号由前面分析可知，数字电路的两种状态高电平和低电平状态可分别用二进制的0和1表示。形成了两种逻辑体制，正逻辑和负逻辑。正逻辑逻辑1表示高电平，逻辑0表示低电平负逻辑逻辑0表示高电平，逻辑1表示低电平混合逻辑同时采用两种逻辑体制数字电路中无特殊说明，通常都取正逻辑体制

31、。信息与电气工程学院2.3 正负逻辑的逻辑符号正负逻辑的逻辑符号的变换的变换 逻辑符号逻辑符号同一逻辑电路，在不同的逻辑体制下，逻辑功能是完全不同的。信息与电气工程学院2.3 正负逻辑的逻辑符号正负逻辑的逻辑符号的变换的变换 逻逻辑变换辑变换(2) 正负逻辑变换正负逻辑变换正负逻辑互为对偶关系，可用摩根定理进行转换。符号等效变换见P37表120例如：设一个“正”与门：F=AB 则： 为负“或”门 既将同一个电路的输入输出均取非“1”、“0” 将有：正逻辑 负逻辑信息与电气工程学院图1-4-1 一条线的两端同时消去小圆圈2.3 正负逻辑的逻辑符号的变换正负逻辑的逻辑符号的变换逻辑变换逻辑变换 小

32、圆圈为非号,一条线上的两端同时加或减去圈,关系不变,如下图.(3) 逻辑符号的等效变换应遵循的几个原则逻辑符号的等效变换应遵循的几个原则 任一条线一端的圈移到另一端上,其逻辑关系不变,如1-4-2&1ABF&1ABF图1-4-2 一条线上的小圆圈从一端移到另一端&1ABF&1ABF信息与电气工程学院图1-4-3 一条线的两端同时消去小圆圈2.3 正负逻辑的逻辑符号的变换正负逻辑的逻辑符号的变换逻辑变换逻辑变换 在输入输出线上一端加上或者消去小圆圈,同时将加圈的门若是与门改成或门,或门则改成与门,逻辑关系不变,如图1-4-3所示.图1-4-4 或门输入、输出同时取反&1ABF&ABF 在输入输出

33、线上一端加上或者消去小圆圈,同时将相应变量取反(即原变量变反变量,反变量变原变量),逻辑关系不变,如图1-4-3所示.&ABF&ABF&ABF&ABF信息与电气工程学院2.3 逻辑代数基础逻辑代数基础基本规则基本规则 作业：1-15 F2、F3、1-19 F3、F7.、F8信息与电气工程学院2.4 硬件描述语言硬件描述语言Verilog HDL基础基础 2.4.1 Verilog语言的基本语法规则语言的基本语法规则 2.4.2 变量的数据类型变量的数据类型 2.4.3 Verilog程序的基本结构程序的基本结构 2.4.4 逻辑功能的仿真与测试逻辑功能的仿真与测试信息与电气工程学院2.4 硬件

34、描述语言硬件描述语言Verilog HDL基础基础What is VerilogHardware Description Language (HDL)Developed in 1984Standard: IEEE 1364, Dec 1995信息与电气工程学院2.4 硬件描述语言硬件描述语言Verilog HDL基础基础Application Areas of VerilogSystem SpecificationHW/SW PartitionHardware SpecSoftwre SpecASICFPGAPLDStd PartsBoards&SystemsSoftwareSuitable

35、for all levelsBehavioral levelNot suitable信息与电气工程学院2.4 硬件描述语言硬件描述语言Verilog HDL基础基础Verilog HDL vs. VHDLVHDL “V” is short for Very High Speed Integrated Circuits. Designed for and sponsored by US Department of Defense. Designed by committee (1981-1985). Syntax based on Ada programming language. Was ma

36、de an IEEE Standard in 1987. Verilog HDL (VHDL) Was introduced in 1985 by Gateway Design System Corporation, now a part of Cadence Design Systems, Inc.s Systems Division. Was made an IEEE Standard in 1995 Syntax based on C programming language. 信息与电气工程学院2.4 硬件描述语言硬件描述语言Verilog HDL基础基础硬件描述语言硬件描述语言HDL

37、(Hardware Description Languag )类似于高级程序设计语言类似于高级程序设计语言. .它是一种以文本形式来描它是一种以文本形式来描述数字系统硬件的结构和行为的语言述数字系统硬件的结构和行为的语言, ,用它可以表示用它可以表示逻辑电路图、逻辑表达式，复杂数字逻辑系统所的逻逻辑电路图、逻辑表达式，复杂数字逻辑系统所的逻辑功能。辑功能。HDL是高层次自动化设计的起点和基础是高层次自动化设计的起点和基础.信息与电气工程学院2.4 硬件描述语言硬件描述语言Verilog HDL基础基础逻辑仿真逻辑仿真 是指用计算机仿真软件对数字逻辑电路的结构和行为是指用计算机仿真软件对数字逻辑

38、电路的结构和行为进行预测进行预测. .仿真器对仿真器对HDL描述进行解释，以文本形式或时序波形描述进行解释，以文本形式或时序波形图形式给出电路的输出。在仿真期间如发现设计中存在错误，就图形式给出电路的输出。在仿真期间如发现设计中存在错误，就再要对再要对HDL描述进行及时的修改。描述进行及时的修改。逻辑综合逻辑综合 是指从是指从HDL描述的数字逻辑电路模型中导出电路基描述的数字逻辑电路模型中导出电路基本元件列表以及元件之间的连接关系（常称为门级网表）的过本元件列表以及元件之间的连接关系（常称为门级网表）的过程。类似对高级程序语言设计进行编译产生目标代码的过程程。类似对高级程序语言设计进行编译产生

39、目标代码的过程. .产产生门级元件及其连接关系的数据库，根据这个数据库可以制作生门级元件及其连接关系的数据库，根据这个数据库可以制作出集成电路或印刷电路板出集成电路或印刷电路板PCB。计算机对计算机对HDL的处理的处理: :信息与电气工程学院2.4.1 Verilog语言的基本语法规则语言的基本语法规则 为对数字电路进行描述（常称为建模），为对数字电路进行描述（常称为建模），Verilog语言规定语言规定了一套完整的语法结构。了一套完整的语法结构。1间隔符间隔符: Verilog 的间隔符主要起分隔文本的作用，可以的间隔符主要起分隔文本的作用，可以 使文本错落有致，便于阅读与修改。使文本错落有

40、致，便于阅读与修改。 间隔符包括空格符（间隔符包括空格符（bb）、）、TAB 键（键（tt）、换行符（）、换行符（nn） 及换页符。及换页符。2注释符注释符: :注释只是为了改善程序的可读性，在编译时不起作用。注释只是为了改善程序的可读性，在编译时不起作用。 多行注释符多行注释符( (用于写多行注释用于写多行注释): /): /* * - - * */ /； 单行注释符单行注释符 : :以以/开始到行尾结束为注释文字。开始到行尾结束为注释文字。信息与电气工程学院2.4.1 Verilog语言的基本语法规则语言的基本语法规则为了表示数字逻辑电路的为了表示数字逻辑电路的逻辑状态，逻辑状态，Veri

41、log语言规语言规定了定了4 4种基本的逻辑值。种基本的逻辑值。标识符标识符: :给对象（如模块名、电路的输入与输出端口、变量给对象（如模块名、电路的输入与输出端口、变量等）取名所用的字符串。以英文字母或下划线开始等）取名所用的字符串。以英文字母或下划线开始如如，clk、counter8、_net、bus_A 。关键词关键词: :是是Verilog语言本身规定的特殊字符串，用来定义语语言本身规定的特殊字符串，用来定义语言的结构。例如，言的结构。例如，module、endmodule、input、output、wire、reg、and等都是关键词。等都是关键词。关键词都是小写，关键词都是小写，关

42、键词不关键词不能作为标识符使用能作为标识符使用 。4逻辑值集合逻辑值集合3标识符和关键词标识符和关键词 0逻辑0、逻辑假 1逻辑1、逻辑真 x或X不确定的值（未知状态） z或Z高阻态信息与电气工程学院2.4.1 Verilog语言的基本语法规则语言的基本语法规则5常量及其表示常量及其表示实数型常量实数型常量十进制记数法十进制记数法 如：如： 0.10.1、2.02.0、5.675.67科学记数法科学记数法 如如: : 23_5.1e2、5E4 23510.0、 0.0005Verilog允许用参数定义语句定义一个标识符来代表一个常量，允许用参数定义语句定义一个标识符来代表一个常量，称为符号常量

43、。定义的格式为：称为符号常量。定义的格式为：parameter 参数名参数名1 1常量表达式常量表达式1 1，参数名，参数名2 2常量表达式，常量表达式，；如；如 parameter BIT=1, BYTE=8, PI=3.14;6字符串字符串: :字符串是双撇号内的字符序列字符串是双撇号内的字符序列常量常量十进制数的形式的表示方法十进制数的形式的表示方法: :表示有符号表示有符号常量常量例如：例如：3030、2 2带基数的形式的表示方法带基数的形式的表示方法: : 表示表示常量常量格式为：格式为： 整数型整数型例如：例如：3b101、5o37、8he3，8b1001_0011 信息与电气工程

44、学院2.4.2 变量的数据类型变量的数据类型1.1.线网类型线网类型: :是指输出始终根据输入的变化而更新其值的是指输出始终根据输入的变化而更新其值的变量变量, ,它一般指的是硬件电路中的各种物理连接它一般指的是硬件电路中的各种物理连接. . 例例:wire L; / /将上述电路的输出信号将上述电路的输出信号L L声明为网络型变量声明为网络型变量 wire 7:0 data bus; / /声明一个声明一个8-bit8-bit宽的网络型总线变量宽的网络型总线变量常用的网络类型由关键词常用的网络类型由关键词wire定义定义wire型变量的定义格式如下：型变量的定义格式如下：wire n-1:0

45、 n-1:0 变量名变量名1 1，变量名，变量名2 2，变量名，变量名n；变量宽度变量宽度例例: :网络型变量网络型变量L的值由与门的驱动信的值由与门的驱动信号号a a和和b b所决定，即所决定，即La&b。a、b的值的值发生变化，线网发生变化，线网L L的值会立即跟着变化。的值会立即跟着变化。 & b a L 信息与电气工程学院2.4.2 变量的数据类型变量的数据类型寄存器型变量对应的是具有状态保持作用的电等路元件寄存器型变量对应的是具有状态保持作用的电等路元件, ,如触如触发器寄存器。寄存器型变量只能在发器寄存器。寄存器型变量只能在initial或或always内部被赋值。内部被赋值。2.寄存器型寄存器型寄存器类型寄存器类型 功能说明功能说明reg 常用的寄存器型变量常用的寄存器型变量integer 32位带符号的整数型变量位带符号的整数型变量real 64位带符号的实数型变量，位带符号的实数型变量，time 64位无符号的时间变量位无符号的时间变量4种种寄存器类型的变量寄存器类型的变量例：例：reg clock；/定义一个