微机原理第四章

1、第第4 4章章 半导体存储器半导体存储器和高速缓冲技术和高速缓冲技术4.1 半导体存储器概述n除采用磁、光原除采用磁、光原理的辅存外，其理的辅存外，其它存储器主要都它存储器主要都是采用半导体存是采用半导体存储器储器n本章介绍采用半本章介绍采用半导体存储器及其导体存储器及其组成主存的方法组成主存的方法CPUCACHE主存（内存）主存（内存）辅存（外存）辅存（外存）4.1.1 半导体存储器的分类n按制造工艺按制造工艺n双极型：双极型：速度快速度快、集成度低、功耗大、集成度低、功耗大nMOS型：速度慢、集成度高、型：速度慢、集成度高、功耗低功耗低n按使用属性按使用属性n随机存取存储器随机存取存储器R

2、AM：可读可写可读可写、断电丢失、断电丢失n只读存储器只读存储器ROM：正常只读、：正常只读、断电不丢失断电不丢失详细分类，请看图示图4.1 半导体存储器的分类半导体半导体存储器存储器只读存储器只读存储器 （ROM）随机存取存储器随机存取存储器（RAM）静态静态RAM（SRAM）动态动态RAM（DRAM） 非易失非易失RAM（NVRAM）掩膜式掩膜式ROM一次性可编程一次性可编程ROM（PROM） 紫外线擦除可编程紫外线擦除可编程ROM（EPROM）电擦除可编程电擦除可编程ROM（EEPROM）详细展开，注意对比读写存储器RAM组成单元组成单元速度速度集成度集成度应用应用SRAM触发器触发器快

3、快低低小容量系统小容量系统DRAM极间电容极间电容慢慢高高大容量系统大容量系统NVRAM带微型电池带微型电池慢慢低低小容量非易失小容量非易失只读存储器ROMn掩膜掩膜ROM：信息制作在芯片中，不可更改信息制作在芯片中，不可更改nPROM：允许一次编程，此后不可更改允许一次编程，此后不可更改nEPROM：用紫外光擦除，擦除后可编程；用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程并允许用户多次擦除和编程nEEPROM（E2PROM）：）：采用加电方法在采用加电方法在线进行擦除和编程，也可多次擦写线进行擦除和编程，也可多次擦写nFlash Memory（闪存）：能够快速擦写的（闪存）：能够快速

4、擦写的EEPROM，但只能按块（，但只能按块（Block）擦除）擦除4.1.2 半导体存储器芯片的结构地地址址寄寄存存地地址址译译码码存储体存储体控制电路控制电路AB数数据据寄寄存存读读写写电电路路DBOE WE CS 存储体存储体n存储器芯片的主要部分，用来存储信息存储器芯片的主要部分，用来存储信息 地址译码电路地址译码电路n根据输入的地址编码来选中芯片内某个特根据输入的地址编码来选中芯片内某个特定的存储单元定的存储单元 片选和读写控制逻辑片选和读写控制逻辑n选中存储芯片，控制读写操作选中存储芯片，控制读写操作 存储体n每个存储单元具有一个唯一的地址，每个存储单元具有一个唯一的地址，可存储可

5、存储1位（位片结构）或多位（字位（位片结构）或多位（字片结构）二进制数据片结构）二进制数据n存储容量与地址、数据线个数有关：存储容量与地址、数据线个数有关：芯片的存储容量芯片的存储容量2MN存储单元数存储单元数存储单元的位数存储单元的位数 M：芯片的：芯片的地址线根数地址线根数 N：芯片的：芯片的数据线根数数据线根数 地址译码电路译译码码器器A5A4A3A2A1A06301存储单元存储单元64个单元个单元行行译译码码A2A1A0710列译码列译码A3A4A501764个单元个单元单译码双译码n单译码结构单译码结构n双译码结构双译码结构n双译码可简化芯片设计双译码可简化芯片设计n主要采用的译码结

6、构主要采用的译码结构 片选和读写控制逻辑n片选端片选端CS*或或CE*n有效时，可以对该芯片进行读写操作有效时，可以对该芯片进行读写操作n输出输出OE*n控制读操作。有效时，芯片内数据输出控制读操作。有效时，芯片内数据输出n该控制端对应系统的读控制线该控制端对应系统的读控制线n写写WE*n控制写操作。有效时，数据进入芯片中控制写操作。有效时，数据进入芯片中n该控制端对应系统的写控制线该控制端对应系统的写控制线4.1.3 选择存储器件的考虑因素n易失性易失性n只读性只读性n存储容量存储容量n速度速度n功耗功耗n高密度金属氧化物半导体高密度金属氧化物半导体HMOS技术技术制造的制造的 存储器件在速

7、度、功耗、容量存储器件在速度、功耗、容量方面得到了很好的折中。方面得到了很好的折中。4.2 随机存取存储器RAM的种类：的种类：在在RAM中，又可以分为双极型（中，又可以分为双极型（Bipolar）和）和MOS RAM两大类。两大类。1双极型RAM的特点（1）存取速度高。）存取速度高。（2）以晶体管的触发器（）以晶体管的触发器（F-FFlip-Flop）作为基本存储电路，故管子较多。作为基本存储电路，故管子较多。（3）集成度较低（与）集成度较低（与MOS相比）。相比）。（4）功耗大。）功耗大。（5）成本高。）成本高。所以，双极型所以，双极型RAM主要用在速度要求较高的主要用在速度要求较高的微型

8、机中或作为微型机中或作为cache。2MOS RAM用用MOS器件构成的器件构成的RAM，又可分为静态，又可分为静态（Static）RAM（有时用（有时用SRAM表示）和动表示）和动态（态（Dynamic）RAM（有时用（有时用DRAM表示）表示）两种。两种。4.2.1 静态RAMnSRAM的基本存储单元是触发器电路的基本存储单元是触发器电路n每个基本存储单元存储二进制数一位每个基本存储单元存储二进制数一位n许多个基本存储单元形成行列存储矩阵许多个基本存储单元形成行列存储矩阵nSRAM一般采用一般采用“字结构字结构”存储矩阵：存储矩阵：n每个存储单元存放多位（每个存储单元存放多位（4、8、16

9、等）等）n每个存储单元具有一个地址每个存储单元具有一个地址静态RAM的特点 6管构成的触发器作为基本存储电路。管构成的触发器作为基本存储电路。集成度高于双极型，但低于动态集成度高于双极型，但低于动态RAM。不需要刷新，故可省去刷新电路。不需要刷新，故可省去刷新电路。功耗比双极型的低，但比动态功耗比双极型的低，但比动态RAM高。高。静态RAM的特点 易于用电池作为后备电源（易于用电池作为后备电源（RAM的一个重大问题的一个重大问题是当电源去掉后，是当电源去掉后，RAM中的信息就会丢失。为了解中的信息就会丢失。为了解决这个问题，就要求当交流电源掉电时，能自动地决这个问题，就要求当交流电源掉电时，能

10、自动地转换到一个用电池供电的低压后备电源，以保持转换到一个用电池供电的低压后备电源，以保持RAM中的信息）。中的信息）。 存取速度较动态存取速度较动态RAM快。快。举例：举例：SRAM芯片芯片六管静态存储电路六管静态存储电路: 用于存储一个二进制位用于存储一个二进制位。Q1、Q2 组成一个触发器组成一个触发器Q3、 Q4 作为负载电阻作为负载电阻Q5、 Q6 作为控制门作为控制门写入时写入时：由：由I/O线输入线输入: 若若I/O=1，使，使Q2 导通，导通，Q1 截止，截止， A=1，B=0。读出时读出时：A、B点信号由点信号由Q5、Q6送出到送出到 I/O线上。线上。 若若A=1，B=0，

11、则，则I/O=1。4.2.2 动态RAMnDRAM的基本存储单元是单个场效应管及其的基本存储单元是单个场效应管及其极间电容极间电容n每个基本存储单元存储二进制数一位每个基本存储单元存储二进制数一位n许多个基本存储单元形成行列存储矩阵许多个基本存储单元形成行列存储矩阵nDRAM一般采用一般采用“位结构位结构”存储体：存储体：n每个存储单元存放一位每个存储单元存放一位n需要需要8个存储芯片构成一个字节单元个存储芯片构成一个字节单元n每个字节存储单元具有一个地址每个字节存储单元具有一个地址nDRAM与总线的连接要通过与总线的连接要通过DRAM控制器控制器动态RAM的特点 基本存储电路用单管线路组成（

12、靠电容存储电荷）。基本存储电路用单管线路组成（靠电容存储电荷）。 集成度高。集成度高。 比静态比静态RAM的功耗更低。的功耗更低。 价格比静态便宜。价格比静态便宜。 因动态存储器靠电容来存储信息，由于总是存在着因动态存储器靠电容来存储信息，由于总是存在着泄漏电流，故需要定时刷新。配备泄漏电流，故需要定时刷新。配备“读出再生放读出再生放大电路大电路”进行刷新，每次同时对一行的存储单元进行刷新，每次同时对一行的存储单元进行刷新，典型的是要求每隔进行刷新，典型的是要求每隔1ms刷新一遍。刷新一遍。举例举例 动态基本存储电路动态基本存储电路 数据以电荷形式存于电容器上，数据以电荷形式存于电容器上，MO

13、S管管Q作为开关。作为开关。 1）写入时，行选择线为）写入时，行选择线为 1 ，Q导通，导通，C充电；充电； 2）读出时，行选择线为）读出时，行选择线为 1 ，电容，电容C上电荷通过上电荷通过Q送到送到 数据线上，经放大，送出；数据线上，经放大，送出； 3）需刷新）需刷新 例：例：64K位动态位动态RAM Intel 2164A的结构的结构n每一片的容量为每一片的容量为64K64K1 1位，即片内共有位，即片内共有64K64K（6553665536）个地址）个地址单元，每个地址单元一位数据。用单元，每个地址单元一位数据。用8 8片片Intel 2164AIntel 2164A就可以构就可以构成

14、成64K64K字节的存储器。片内要寻址字节的存储器。片内要寻址64K64K，则需要，则需要1616条地址线，条地址线，为了减少封装引线，地址线分为两部分：行地址与列地址。为了减少封装引线，地址线分为两部分：行地址与列地址。芯片的地址引线只要芯片的地址引线只要8 8条，内部设有地址锁存器，利用多路条，内部设有地址锁存器，利用多路开关，由行地址选通信号开关，由行地址选通信号RASRAS* *（Row Address StrobeRow Address Strobe），把），把先出现的先出现的8 8位地址，送至行地址锁存器；由随后出现的列地位地址，送至行地址锁存器；由随后出现的列地址选通信号址选通信

15、号CASCAS* *（Column Address StrobeColumn Address Strobe）把后出现的）把后出现的8 8位位地址送至列地址锁存器。这地址送至列地址锁存器。这8 8条地址线也用于刷新（刷新时条地址线也用于刷新（刷新时地址计数，实现一行一行刷新）。地址计数，实现一行一行刷新）。n64K存储体由存储体由4个个128128的存储矩阵构成。的存储矩阵构成。n每个每个128128的存储矩阵，有的存储矩阵，有7条行地址和条行地址和7条列地条列地址线进行选择。址线进行选择。7条行地址经过译码产生条行地址经过译码产生128条选择线，条选择线，分别选择分别选择128行；行；7条列地

16、址线经过译码也产生条列地址线经过译码也产生128条条选择线，分别选择选择线，分别选择128列。列。 n锁存在行地址锁存器中的锁存在行地址锁存器中的7位行地址位行地址RA6RA0同时加同时加到到4个存储矩阵上，在每个矩阵中都选中一行，则共有个存储矩阵上，在每个矩阵中都选中一行，则共有512个存储电路被选中，它们存放的信息被选通至个存储电路被选中，它们存放的信息被选通至512个读出放大器，经过鉴别、锁存和重写。个读出放大器，经过鉴别、锁存和重写。 A7 A6 A5 8 位 行列地址锁存器 128128 存储矩阵 128 个读 出放大器 1128 列译码器 128 个读 出放大器 128128 存储

17、矩阵 1128 条 行译码线 1128 条 列译码线 128128 存储矩阵 128 个读 出放大器 1128 列 译码器 128 个读 出放大器 128128 存储矩阵 IO门 输 出缓 冲器 时 钟 发生器 1 时 钟 发生器 2 写 允 许时 钟 缓存器 数据 输入 缓冲 器 A0 A1 RAS CAS WE Din Dout n锁存在列地址锁存器中的锁存在列地址锁存器中的7位列地址位列地址CA6CA0（地址总（地址总线上的线上的A14A8），在每个存储矩阵中选中一列，则共），在每个存储矩阵中选中一列，则共有有4个存储单元被选中。最后经过个存储单元被选中。最后经过1：4 I/O门电路（由

18、门电路（由RA7与与CA7控制）选中一个单元，可以对这个单元进行控制）选中一个单元，可以对这个单元进行读写。读写。n数据的输入和输出是分开的，由数据的输入和输出是分开的，由WE*信号控制读写。当信号控制读写。当 WE*为高时，实现读出，选中单元的内容经过输出缓冲为高时，实现读出，选中单元的内容经过输出缓冲器（三态缓冲器）在器（三态缓冲器）在DOUT引脚上读出。当引脚上读出。当WE*有效（低有效（低电平）时，实现写入，电平）时，实现写入，DIN引脚上的信号经过输入缓冲器引脚上的信号经过输入缓冲器（三态缓冲器）对选中单元进行写入。（三态缓冲器）对选中单元进行写入。DRAM的刷新周期n在在Intel

19、 2164A中有中有512个读出放大器，所以刷新时，最高个读出放大器，所以刷新时，最高位行地址位行地址RA7是不起作用的，由是不起作用的，由RA6RA0在四个存储矩阵在四个存储矩阵中都选中一行（每次同时刷新中都选中一行（每次同时刷新512个单元），所以经过个单元），所以经过128个刷新周期，就可以完成整个存储体的刷新。个刷新周期，就可以完成整个存储体的刷新。n虽然读操作、写操作、读虽然读操作、写操作、读+修改修改+写操作都可以实现刷新，写操作都可以实现刷新，但推荐使用唯但推荐使用唯RAS*有效的刷新方式，它比别的周期功耗可有效的刷新方式，它比别的周期功耗可降低降低20%。n由由RAS*有效把刷

20、新地址锁存入行地址锁存器，则选中的有效把刷新地址锁存入行地址锁存器，则选中的512个单元都读出和重写。由于个单元都读出和重写。由于CAS*在刷新过程中始终无在刷新过程中始终无效，故数据不会读出至效，故数据不会读出至DOUT线上。线上。4.3 只读存储器ROM1.掩模掩模ROM 早期的早期的ROM由半导体厂按照某种固由半导体厂按照某种固定线路制造的，制造好以后就只能读定线路制造的，制造好以后就只能读不能改变。不能改变。2.可编程序的只读存储器可编程序的只读存储器PROM（Programmable ROM）为了便于用户根据自己的需要来写为了便于用户根据自己的需要来写ROM，就发展了一种就发展了一种

21、PROM，可由用户对它进行，可由用户对它进行编程，但这种编程，但这种ROM用户只能写一次。用户只能写一次。行译码器 VCC 字线 0 字线 n 读出放大电路 D0 Dn 读出信号 地址信号 MOS型掩模型掩模ROM T 熔 丝 字 线 D 数 据 线 VCC R 熔丝式熔丝式PROM基本存储元电路原理示意图基本存储元电路原理示意图 3可擦去的可编程只读存储器可擦去的可编程只读存储器EPROM、EEPROM、FLASH MEMORYn为了适应科研工作的需要，希望为了适应科研工作的需要，希望ROM能根据能根据需要写，也希望能把已写上去的内容擦去，需要写，也希望能把已写上去的内容擦去，然后再写，能改

22、写多次。然后再写，能改写多次。nEPROM就是这样的一种存储器。就是这样的一种存储器。EPROM的的写入速度较慢，而且需要一些额外条件，故写入速度较慢，而且需要一些额外条件，故使用时仍作为只读存储器来用。使用时仍作为只读存储器来用。n随着应用的发展，随着应用的发展，ROM也在不断发展，目前也在不断发展，目前常用的还有电可擦除的可编程常用的还有电可擦除的可编程ROM及新一代及新一代可擦除可擦除ROM（闪烁存储器）等。（闪烁存储器）等。4.3.1 EPROMn顶部开有一个圆形的石英窗口，用顶部开有一个圆形的石英窗口，用于紫外线透过擦除原有信息于紫外线透过擦除原有信息n一般使用专门的编程器（烧写器）

23、一般使用专门的编程器（烧写器）进行编程进行编程n编程后，应该贴上不透光封条编程后，应该贴上不透光封条n出厂未编程前，每个基本存储单元出厂未编程前，每个基本存储单元都是信息都是信息1n编程就是将某些单元写入信息编程就是将某些单元写入信息04.3.2 EEPROMn用加电方法，进行在线（无需拔下，用加电方法，进行在线（无需拔下，直接在电路中）擦写（擦除和编程一直接在电路中）擦写（擦除和编程一次完成）次完成）n有字节擦写、块擦写和整片擦写方法有字节擦写、块擦写和整片擦写方法n并行并行EEPROM：多位同时进行：多位同时进行n串行串行EEPROM：只有一位数据线：只有一位数据线4.4 半导体存储器与C

24、PU的连接n这是本章的重点内容这是本章的重点内容nSRAM、EPROM与与CPU的连接的连接n译码方法同样适合译码方法同样适合I/O端口端口4.4.1 存储芯片与CPU的连接n在微型计算机中，在微型计算机中，CPU对存储器进行读写操作，首对存储器进行读写操作，首先要由地址总线给出地址信号，然后要发出相应的先要由地址总线给出地址信号，然后要发出相应的是读还是写的控制信号，最后才能在数据总线上进是读还是写的控制信号，最后才能在数据总线上进行信息交流。所以，行信息交流。所以，RAM与与CPU的连接，主要有以的连接，主要有以下三个部分：下三个部分：n地址线的连接；地址线的连接；n数据线的连接；数据线的

25、连接；n控制线的连接。控制线的连接。1. 存储芯片数据线的处理n若芯片的数据线正好若芯片的数据线正好8根：根：n一次可从芯片中访问到一次可从芯片中访问到8位数据位数据n全部数据线与系统的全部数据线与系统的8位数据总线相连位数据总线相连n若芯片的数据线不足若芯片的数据线不足8根：根：n一次不能从一个芯片中访问到一次不能从一个芯片中访问到8位数据位数据n利用多个芯片扩充数据位利用多个芯片扩充数据位n这个扩充方式简称这个扩充方式简称“位扩充位扩充”演示位扩充2114（1）A9A0I/O4I/O1片选片选D3D0D7D4A9A02114（2）A9A0I/O4I/O1CECEn多个位扩充的存储芯片的数据

26、线多个位扩充的存储芯片的数据线连接于系统数据总线的不同位数连接于系统数据总线的不同位数n其它连接都一样其它连接都一样n这些芯片应被看作是一个整体这些芯片应被看作是一个整体n常被称为常被称为“芯片组芯片组”1. 位扩展法位扩展法n位扩展法也称位并联法，采用这种方法构成存储器时，位扩展法也称位并联法，采用这种方法构成存储器时，各存储芯片连接的地址信号是相同的。各存储芯片连接的地址信号是相同的。n而存储芯片的数据线则分别连接到数据总线的相应位上。而存储芯片的数据线则分别连接到数据总线的相应位上。n图图4.38给出的是按位扩展法将给出的是按位扩展法将8片4K1位的存储芯片连接扩展成4K8位(4KB)存

27、储器的逻辑结构图。的逻辑结构图。 图图 用位扩展法扩展存储器用位扩展法扩展存储器4K1CSWEDA4K1CSWEDA4K1CSWEDAD0D1D7A0A11CSWEn存储器工作时，各芯片同时进行相同的操作。存储器工作时，各芯片同时进行相同的操作。n在这种方式中，对存储芯片实际上没有选片的要求，只进行在这种方式中，对存储芯片实际上没有选片的要求，只进行数据位数的扩展，而整个存储器的字数数据位数的扩展，而整个存储器的字数(存储单元数存储单元数)与单个与单个存储芯片的字数是相同的存储芯片的字数是相同的(如本例中两者均为如本例中两者均为4K)。n在这种连接方式下，在这种连接方式下，地址线的负载数等于芯

28、片数，而数据线的负载数为1。3.字扩展法字扩展法n存储系统常需利用多个存储芯片扩充容量存储系统常需利用多个存储芯片扩充容量n也就是扩充了存储器地址范围也就是扩充了存储器地址范围n进行进行“地址扩充地址扩充”，需要利用存储芯片的片选，需要利用存储芯片的片选端对多个存储芯片（组）进行寻址端对多个存储芯片（组）进行寻址n这个寻址方法，主要通过将存储芯片的片选端这个寻址方法，主要通过将存储芯片的片选端与系统的高位地址线相关联来实现与系统的高位地址线相关联来实现n这种扩充简称为这种扩充简称为“地址扩充地址扩充”或或“字扩充字扩充”演示n字扩展法也叫字扩展法也叫地址串联法。利用这种方法进行存储。利用这种方

29、法进行存储器扩展时，只在字的方向上进行扩充，而存储器的器扩展时，只在字的方向上进行扩充，而存储器的位数不变。整个存储器的位数等于单个存储芯片的位数不变。整个存储器的位数等于单个存储芯片的位数。这种方法将存储器的地址分成两部分，一部位数。这种方法将存储器的地址分成两部分，一部分分(低位地址部分低位地址部分)接到各存储芯片作为芯片的片内接到各存储芯片作为芯片的片内地址，一部分地址，一部分(高位地址部分高位地址部分)经过片选译码器译码经过片选译码器译码后送到各存储芯片的片选输入端；各存储芯片的数后送到各存储芯片的片选输入端；各存储芯片的数据线中的对应位连接在一起。据线中的对应位连接在一起。地址扩充（

30、字扩充）片选端片选端D7D0A19A10A9A0（2）A9A0D7D0CE（1）A9A0D7D0CE译码器00000000010000000000片选端常有效A19A15A14A0 全全0全全1D7D027256EPROMA14A0CEn令芯片（组）的片选端常有效令芯片（组）的片选端常有效n不与系统的高位地址线发生联系不与系统的高位地址线发生联系n芯片（组）总处在被选中的状态芯片（组）总处在被选中的状态n虽简单易行、但无法再进行地址虽简单易行、但无法再进行地址扩充，会出现扩充，会出现“地址重复地址重复”地址重复n一个存储单元具有多个存储地址的现象一个存储单元具有多个存储地址的现象n原因：有些高

31、位地址线没有用、可任意原因：有些高位地址线没有用、可任意n使用地址：出现地址重复时，常选取其中既好用、又使用地址：出现地址重复时，常选取其中既好用、又不冲突的一个不冲突的一个“可用地址可用地址”n例如：例如：00000H07FFFHn选取的原则：高位地址全为选取的原则：高位地址全为0的地址的地址n下图所示的是用字扩展法将下图所示的是用字扩展法将8片2K8位的存储芯片连接扩展成容量为16K8位的存储器的逻辑结构图。的逻辑结构图。高位地址译码才更好图图 用字扩展法扩展存储器用字扩展法扩展存储器2Kx8CSWE2Kx8CSWE2Kx8CSWED0D1D7A0A13WEA11A13D0D1D7D0D1

32、D7D0D1D7Y0Y73-8译码器A0A10n由上图可见，在这种连接方式下:n直接作为片内地址的低位地址线的负载数等于存储芯片数，而参加片选译码的高位地址线的负载数为1；n数据线的负载数也等于芯片数。n从负载角度看，字扩展法不如位扩展法好(数据线的负载重了） ，但位扩展法中存储器的总容量受芯片容量的限制。3. 字位扩展法n采用采用字位扩展法，就是既在位方向上进行扩展，又在字方向，就是既在位方向上进行扩展，又在字方向上进行扩展，如下图所示。上进行扩展，如下图所示。n图中的扩展方法是选用图中的扩展方法是选用8片片2K1位的存储芯片构成位的存储芯片构成2K8位的存储组位的存储组(位扩展)，再用，再

33、用8个这样的存储组构成个这样的存储组构成16K8位位的存储器的存储器(字扩展)，整个存储器共计用了，整个存储器共计用了64片片2K1位的存位的存储芯片。储芯片。用字位扩展法扩展存储器用字位扩展法扩展存储器CSD72K8D72K8(2K1)8CSWED0D1D7A0A13WEA11A13D0D1Y0Y73-8译码器A0A10CSD72K8D72K8(2K1)8CSWED0D1CSD72K8D72K8(2K1)8CSWED0D1n在字位扩展法中，数据线的负载数为在字位扩展法中，数据线的负载数为存储组数；n低位地址线的负载数为低位地址线的负载数为存储组数（乘以每组中的芯片数），而高位地址线的负载数而

34、高位地址线的负载数等于1。存储器接口分析与设计举例存储器接口分析与设计举例n存储器接口分析，是指对于给定的现成存储器接口电，是指对于给定的现成存储器接口电路，正确指出存储器的存储容量以及构成该存储器的路，正确指出存储器的存储容量以及构成该存储器的各个存储芯片的地址范围；各个存储芯片的地址范围；n存储器接口设计，则是指根据给定的存储芯片及存储，则是指根据给定的存储芯片及存储容量和地址范围的要求，具体构成容量和地址范围的要求，具体构成(设计设计)所要求的存所要求的存储器子系统。显然，它是存储器接口分析的相反的过储器子系统。显然，它是存储器接口分析的相反的过程。程。n例 已知一个存储器子系统如下图所

35、示，试指出其中RAM和EPROM的存储容量以及各自的地址范围。图图 连接图连接图 RAMCSWEA14A12A11D7D0CPUI/O1I/O8Y0Y1Y7G1G2BG2AACBRD74LS138WRA10A0OEA19A13M/IOA18A16A15A17A10A0OECEA11A10A0Y5Y6EPROMD7D0 n解 A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A0nRAM 1 1 1 1 1 0 0 1 0 0 0 (F9000H)n地址范围 n 1 1 1 1 1 0 0 1 0 1 1 (F97FFH) 2KBn或n 1 1 1 1 1 0 0

36、1 1 0 0 (F9800H)n n 1 1 1 1 1 0 0 1 1 1 1 (F9FFFH)2KBnEPROM 1 1 1 1 1 1 0 1 0 0 0 (FD000H)n地址范围 n 1 1 1 1 1 1 0 1 1 1 1 (FDFFFH)4KBn所以，RAM的存储容量为2KB，地址范围为F9000HF97FFH 或 F9800HF9FFFH。n由于A11未参与RAM的地址译码，所以RAM存储区存在“地址重叠”现象，一个RAM单元对应2个地址。nEPROM的存储容量为4KB，地址范围为FD000HFDFFFH。n例n利用利用EPROM 2732(4K8位位)、SRAM6116(

37、2K8位位)及及译码器译码器74LS138n设计一个存储容量为16KB ROM和8KB RAM的存储子系统。要求ROM的地址范围为F8000HFBFFFH，RAM的地址范围为FC000HFDFFFH。n系统地址总线系统地址总线20位位(A0A19)，数据总线，数据总线8位位(D0D7)，控制信号为控制信号为RD、WR、M/IO(低为访问存储器，高为访问低为访问存储器，高为访问I/O接口接口)。n解:n(1) 所需存储芯片数及地址信号线的分配n16KB ROM需用4片2732构成，8KB RAM需用4片6116构成。n2732容量为容量为4K8位：用位：用12条地址线作片内地址条地址线作片内地址

38、(A0A11)； 用用8条地址线作片外地址条地址线作片外地址(A12A19)；n6116容量为容量为2K8位：用位：用11条地址线作片内地址条地址线作片内地址(A0A10)； 用用9条地址线作片外地址条地址线作片外地址(A11A19)。n用用74LS138作片选译码器，其输入、输出信号的接法依存储芯片作片选译码器，其输入、输出信号的接法依存储芯片的地址范围要求而定。的地址范围要求而定。(2) 地址范围nA19 A18 A17 A16 A15 A14 A13 A12 A11 A10A0n 1 1 1 1 1 0 0 0 0 0 0 (F8000H)n n 1 1 1 1 1 0 1 1 1 1

39、1 (FBFFFH) n EPROM1EPROM4(16KB)n 1 1 1 1 1 1 0 0 0 0 0 (FC000H)n n 1 1 1 1 1 1 0 0 1 1 1 (FCFFFH) n SRAM1、SRAM2(4KB)n 1 1 1 1 1 1 0 1 0 0 0 (FD000H)n n 1 1 1 1 1 1 0 1 1 1 1 (FDFFFH)n SRAM3、 SRAM4(4KB)例例 逻辑图逻辑图16位存储器接口位存储器接口1. 16位存储器接口结构n对于对于CPU的外部数据总线为的外部数据总线为16位的微机系统位的微机系统(如如8086、80186、80286系统系统)，

40、存储器一般由两个，存储器一般由两个8位宽的存位宽的存储体来构成，以便既支持储体来构成，以便既支持8位位(字节字节)操作，又支持操作，又支持16位位(字字)操作。操作。n例如，对于例如，对于8086微机系统，是将微机系统，是将2201MB物理地址物理地址空间的存储器分为偶地址存储体空间的存储器分为偶地址存储体(偶体偶体)和奇地址存储和奇地址存储体体(奇体奇体)两个两个8位宽度的存储体，位宽度的存储体， 并把偶体的并把偶体的8位数据位数据线与线与16位数据总线的低位数据总线的低8位位(D0D7)相连，奇体的相连，奇体的8位数据线与位数据线与16位数据总线的高位数据总线的高8位位(D8D15)相连，

41、相连，如图所示。如图所示。图图 16位存储器接口结构位存储器接口结构F F F F E HF F F F C H(偶体)0 0 0 0 2 H0 0 0 0 0 HF F F F F HF F F F D H(奇体)0 0 0 0 3 H0 0 0 0 1 H地 址锁存器数 据总 线收发器8086A0A19_BHED0D15A0A1A19_BHE数据总线(16位)D0D7D8D15地址总线表表 选体信号选体信号A0和和BHE的联合控制操作的联合控制操作A0BHE操作(读/写)00同时访问两个存储体，读/写16位数据01只访问偶体，读/写低8位数据10只访问奇体，读/写高8位数据11无操作2.

42、存储芯片地址线的连接n芯片的地址线通常应全部与系统芯片的地址线通常应全部与系统的低位地址总线相连的低位地址总线相连n寻址时，这部分地址的译码是在寻址时，这部分地址的译码是在存储芯片内完成的，我们称为存储芯片内完成的，我们称为“片内译码片内译码”片内译码A9A0存储芯片存储芯片000H001H002H3FDH3FEH3FFH全全0全全1000000010010110111101111范围（范围（16进制）进制）A9A03. 存储芯片片选端的译码 译码和译码器n译码：将某个特定的译码：将某个特定的“编码输入编码输入”翻译翻译为唯一为唯一“有效输出有效输出”的过程的过程n译码电路可以使用译码电路可以

43、使用门电路组合逻辑门电路组合逻辑n译码电路更多的是采用集成译码电路更多的是采用集成译码器译码器n常用的常用的2:4译码器：译码器：74LS139n常用的常用的3:8译码器：译码器：74LS138n常用的常用的4:16译码器：译码器：74LS154 全译码n所有的系统地址线均参与对存储单元的所有的系统地址线均参与对存储单元的译码寻址译码寻址n包括低位地址线对芯片内各存储单元的包括低位地址线对芯片内各存储单元的译码寻址（片内译码），高位地址线对译码寻址（片内译码），高位地址线对存储芯片的译码寻址（片选译码）存储芯片的译码寻址（片选译码）n采用全译码，采用全译码，每个存储单元的地址都是每个存储单元的

44、地址都是唯一的，唯一的，不存在地址重复不存在地址重复n译码电路可能比较复杂、连线也较多译码电路可能比较复杂、连线也较多全译码示例A15 A14A13A16CBAE3138 2764A19A18A17A12A0CEY6E2E1IO/M1C000H1DFFFH全全0全全10 0 0 1 1 1 00 0 0 1 1 1 0地址范围地址范围A12A0A19A18A17A16A15A14 A13 部分译码n只有部分（高位）地址线参与对存只有部分（高位）地址线参与对存储芯片的译码储芯片的译码n每个存储单元将对应多个地址每个存储单元将对应多个地址（地（地址重复），需要选取一个可用地址址重复），需要选取一个

45、可用地址n可简化译码电路的设计可简化译码电路的设计n但系统的部分地址空间将被浪费但系统的部分地址空间将被浪费部分译码示例138A17 A16A11A0A14 A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IO/MCECECECEY0Y1Y2Y3A19 A15A14 A12A11A0一个可用地址一个可用地址123410101010000001010011全全0全全1全全0全全1全全0全全1全全0全全120000H20FFFH21000H21FFFH22000H22FFFH23000H23FFFH 线选译码n只用少数几根高位地址线进行芯片的译只用少数几根高位

46、地址线进行芯片的译码，且每根负责选中一个芯片（组）码，且每根负责选中一个芯片（组）n虽构成简单，但地址空间严重浪费虽构成简单，但地址空间严重浪费n必然会出现地址重复必然会出现地址重复n一个存储地址会对应多个存储单元一个存储地址会对应多个存储单元n多个存储单元共用的存储地址不应使用多个存储单元共用的存储地址不应使用线选译码示例A14A12A0A13(1)2764(2)2764 CECEA19 A15A14 A13A12A0一个可用地址一个可用地址121 00 1全全0全全1全全0全全104000H05FFFH02000H03FFFH切记： A14 A1300的情况不能出现00000H01FFFH

47、的地址不可使用片选端译码小结n存储芯片的片选控制端可以被看作是一根存储芯片的片选控制端可以被看作是一根最高位地址线最高位地址线n在系统中，主要与地址发生联系：包括在系统中，主要与地址发生联系：包括地地址空间的选择址空间的选择（接系统的（接系统的IO/M*信号）信号）和和高位地址的译码选择高位地址的译码选择（与系统的高位地（与系统的高位地址线相关联）址线相关联）n对一些存储芯片通过片选无效可关闭内部对一些存储芯片通过片选无效可关闭内部的输出驱动机制，起到降低功耗的作用的输出驱动机制，起到降低功耗的作用4. 存储芯片的读写控制n芯片芯片OE*与系统的读命令线相连与系统的读命令线相连n当芯片被选中、

48、且读命令有效时，当芯片被选中、且读命令有效时，存储芯片将开放并驱动数据到总线存储芯片将开放并驱动数据到总线n芯片芯片WE*与系统的写命令线相连与系统的写命令线相连n当芯片被选中、且写命令有效时，当芯片被选中、且写命令有效时，允许总线数据写入存储芯片允许总线数据写入存储芯片4.4.2 存储芯片与CPU的配合n存储芯片与存储芯片与CPU总线的连接，还有两总线的连接，还有两个很重要的问题：个很重要的问题：nCPU的总线负载能力的总线负载能力nCPU能否带动总线上包括存储器在内的能否带动总线上包括存储器在内的连接器件连接器件n存储芯片与存储芯片与CPU总线时序的配合总线时序的配合nCPU能否与存储器的

49、存取速度相配合能否与存储器的存取速度相配合1. 总线驱动nCPU的总线驱动能力有限的总线驱动能力有限n单向传送的地址和控制总线，可采单向传送的地址和控制总线，可采用三态锁存器和三态单向驱动器等用三态锁存器和三态单向驱动器等来加以锁存和驱动来加以锁存和驱动n双向传送的数据总线，可以采用三双向传送的数据总线，可以采用三态双向驱动器来加以驱动态双向驱动器来加以驱动2. 时序配合n分析存储器的存取速度是否满足分析存储器的存取速度是否满足CPU总线时序的要求总线时序的要求n如果不能满足：如果不能满足：n考虑更换芯片考虑更换芯片n总线周期中插入等待状态总线周期中插入等待状态TW切记：时序配合是连接中的难点

50、4.5 微机系统中存储器的体系结构n存储器的容量、速度和价格是制约存储器系存储器的容量、速度和价格是制约存储器系统设计的统设计的3个主要因素。任何时候，都希望设个主要因素。任何时候，都希望设计出大容量、低价位和高速存取的计算机存计出大容量、低价位和高速存取的计算机存储系统。组织计算机的存储器系统时，必须储系统。组织计算机的存储器系统时，必须在存储器的价格、容量和存取时间之间进行在存储器的价格、容量和存取时间之间进行折衷、权衡。综合各种因素，最后一般都是折衷、权衡。综合各种因素，最后一般都是采 用 存 储 器 的 层 次 结 构 （采 用 存 储 器 的 层 次 结 构 （ M e m o r

51、y Hierarchy）方案来实现对系统的要求，而）方案来实现对系统的要求，而不是依赖单一的存储部件或技术。不是依赖单一的存储部件或技术。 磁带存储器（磁带机） M4 磁盘存储器（硬盘、软盘） M3 主存储器 M2 片内 Cache（M0） 片外 Cache（SRAM） M1 每字节成本逐渐递增 容量和存取时间递增 第 0 层 第 1 层 第 2 层 第 3 层 第 4 层 （高层） （底层） 存储器系统的层次结构存储器系统的层次结构 IBM PC/XT的内存空间分配00000H9FFFFHBFFFFHFFFFFHRAM区 640KB保留区 128KBROM区 256KB4.6 4.6 高速缓

52、存（高速缓存（Cache)Cache)了解：了解：nCache的基本概念；的基本概念；n基本工作原理；基本工作原理；n命中率；命中率；nCache的分级体系结构的分级体系结构1）为什么需要高速缓存？）为什么需要高速缓存？nCPU工作速度与内存工作速度不匹配工作速度与内存工作速度不匹配n例如，例如，800MHz的的PIII CPU的一条指令执行时间约为的一条指令执行时间约为1.25ns，而，而133MHz的的SDRAM（同步动态随机访问存同步动态随机访问存储器）储器）存取时间为存取时间为7.5ns，即，即83%的时间的时间CPU都处于等都处于等待状态，运行效率极低。待状态，运行效率极低。n解决：

53、解决：nCPU插入等待周期插入等待周期降低了运行速度；降低了运行速度；n采用高速采用高速RAM成本太高；成本太高；n在在CPU和和RAM之间插入高速缓存之间插入高速缓存成本上升不多、但成本上升不多、但速度可大幅度提高。速度可大幅度提高。q 随着计算机各部件的器件和工艺的发展，随着计算机各部件的器件和工艺的发展，CPU的速度比主的速度比主存的速度提高得快。存的速度提高得快。q 这主要是由于CPU采用快速的数字逻辑器件构成，使其机器周期可达几十ns（如33MHz的80386，一个总线周期为60ns）；q 而主存则由于容量大、寻址系统、读写电路复杂等因素，使其存取周期只缩减到几百ns（目前动态存储器

54、DRAM的存取周期为100ns）。两者相差较大。CPU必须插入等待状态，才能实现对DRAM的正常访问。 q 静态静态RAM（SRAM）的速度虽很快，目前一般为）的速度虽很快，目前一般为25ns，但但SRAM价格很贵。价格很贵。DRAM则要便宜得多，但速度慢。则要便宜得多，但速度慢。q为了解决主存与为了解决主存与CPU之间的速度匹配，在之间的速度匹配，在CPU和主存之间和主存之间增设一个容量不大，但操作速度很高的存储器增设一个容量不大，但操作速度很高的存储器-高速高速缓存。缓存。q目前，目前，Cache技术的着眼点，就是用技术的着眼点，就是用SRAM和和DRAM构成构成一个组合的存储系统，使它兼

55、有一个组合的存储系统，使它兼有SRAM和和DRAM的优点的优点-SRAM的速度（性能），DRAM的价格。q所以，所以，32位微型机系统普遍采用了位微型机系统普遍采用了“高速缓存高速缓存”技术。技术。在在80386系统中，系统中，Cache在在CPU片外，对片外，对80486和和Pentium系统，则采用系统，则采用CPU片内片内Cache技术。技术。3. Cache系统的基本组成系统的基本组成n三个组成部分：Cache模块（SRAM）主存（DRAM）Cache控制器。Cache Memory SystemCPUCache(SRAM)CacheControllerMainMemory( DRAM

56、) 在高速缓存系统中，主存中保存着所在现行程序和数据，在高速缓存系统中，主存中保存着所在现行程序和数据，Cache中保存着主存的部分副本。中保存着主存的部分副本。 80386DX主存Cache地址总线数据总线控制控制拷进CacheLoopLoop q当当CPU访问存储器时，给出的地址要同时送往访问存储器时，给出的地址要同时送往Cache和主和主存，首先检查存，首先检查Cache，如果要访问的数据已经在，如果要访问的数据已经在Cache中，中，则则CPU就能很快完成访问，这种情况称为就能很快完成访问，这种情况称为Cache“命中命中”（Cache hit）；q否则，否则，CPU就必须从主存中提取

57、数据，称为就必须从主存中提取数据，称为Cache“失误失误”（Cache miss）或或Cache“未命中未命中”。q如果组织得好，那么程序所用的大多数的数据都可在如果组织得好，那么程序所用的大多数的数据都可在Cache中找到，即在大多数情况下能命中中找到，即在大多数情况下能命中Cache。q Cache的的“命中率命中率”（hit rate）和和Cache容量大小、容量大小、Cache的控制算法、的控制算法、Cache的组织方式有关，当然还和所的组织方式有关，当然还和所运行的程序有关。运行的程序有关。q在在80386系统中，使用组织较好的系统中，使用组织较好的Cache系统，命中率系统，命中

58、率可达可达95%IBM 360，99%命中率命中次数访问次数（即总线周期数） 100% Cache基本原理1. 程序访问的局部性(locality of reference)q对大量典型程序的运行情况的分析结果表明，在一个较短对大量典型程序的运行情况的分析结果表明，在一个较短的时间间隔内，由程序产生的地址往往集中在存储器逻辑的时间间隔内，由程序产生的地址往往集中在存储器逻辑地址空间的很小范围内。地址空间的很小范围内。q指令地址的分布本来就是连续的，再加上循环程序段和子指令地址的分布本来就是连续的，再加上循环程序段和子程序段要重复执行多次。因此，对这些地址的访问就自然程序段要重复执行多次。因此，

59、对这些地址的访问就自然具有时间上集中分布的倾向。具有时间上集中分布的倾向。q 2）工作原理）工作原理q数据分布的这种集中倾向不如指令明显，但对数组的存数据分布的这种集中倾向不如指令明显，但对数组的存储和访问以及工作单元的选择都可以使存储器地址相对储和访问以及工作单元的选择都可以使存储器地址相对集中。集中。q这种对局部范围的存储地址频繁访问，而对此范围以外的地址访问甚少的现象，称为“程序访问的局部性”。q 程序访问的局部性是Cache技术的基本依据。n基于程序执行的两个特征：基于程序执行的两个特征：n程序访问的局部性：过程、循环、子程序。程序访问的局部性：过程、循环、子程序。n数据存取的局部性：

60、数据相对集中存储。数据存取的局部性：数据相对集中存储。n存储器的访问相对集中的特点使得我们可以存储器的访问相对集中的特点使得我们可以把频繁访问的指令、数据存放在速度非常高把频繁访问的指令、数据存放在速度非常高（与（与CPU速度相当）的速度相当）的SRAM高速缓存高速缓存CACHE中。需要时就可以快速地取出。中。需要时就可以快速地取出。例如：例如：RAM的存取时间为的存取时间为8ns，CACHE的存的存取时间为取时间为1ns，CACHE的命中率为的命中率为90%。则存储器整体访问时间由没有则存储器整体访问时间由没有CACHE的的8ns减少为：减少为：1ns90% + 8ns10% = 1.7ns