第8讲 Verilog设计的层次

1、第第8讲讲 Verilog描述电路的方法描述电路的方法Verilog描述电路的方法描述电路的方法Verilog允许设计者用三种方式来描述逻辑允许设计者用三种方式来描述逻辑电路：电路：结构描述结构描述调用电路元器件来构建电路；调用电路元器件来构建电路；行为描述行为描述从行为和功能的角度来描述某一个电路；从行为和功能的角度来描述某一个电路；数据流描述数据流描述使用持续赋值语句使用持续赋值语句assign来描述组合电来描述组合电路，有时表示电路的行为，有时也含有结构信息；路，有时表示电路的行为，有时也含有结构信息；在在Verilog程序中可通过如下方式描述电路的程序中可通过如下方式描述电路的结构结构

2、 调用调用Verilog内置门元件（门级结构描述）内置门元件（门级结构描述） 调用开关级元件（晶体管级结构描述）调用开关级元件（晶体管级结构描述） 用户自定义元件用户自定义元件UDP（也在门级）（也在门级）（UDP是不可综合的，仿真时用）是不可综合的，仿真时用）u多层次结构电路的设计中，不同模块间的调多层次结构电路的设计中，不同模块间的调用也属于结构描述。用也属于结构描述。1. 结构结构（Structural）描述描述 Verilog的的内置门元件内置门元件 门元件的调用门元件的调用调用门元件的格式为：调用门元件的格式为：门元件名字门元件名字 （）其中普通门的端口列表按下面的顺序列出：其中普通

3、门的端口列表按下面的顺序列出：（输出，输入（输出，输入1，输入，输入2，输入，输入3）；）；比如：比如： and a1(out,in1,in2,in3);/三输入与门三输入与门对于三态门，则按如下顺序列出输入输出端口：对于三态门，则按如下顺序列出输入输出端口：（输出，输入，使能控制端）；（输出，输入，使能控制端）；比如：比如： bufif1 mytri1(out,in,enable);/高电平使能的三态门高电平使能的三态门例：门级结构描述的例：门级结构描述的2选选1MUXmodule MUX1(out, a, b, sel);output out;input a, b, sel;not (se

4、l_, sel);and (a1, a, sel_),(a2, b, sel);or (out, a1, a2);endmodulev例：例： 用用门级结构描述门级结构描述D D触发器触发器 module flop(data,clock,clear,q,qb);inputdata,clock,clear;output q,qb;nandnd1(a,data,clock,clear), nd2(b,ndata,clock), nd4(d,c,b,clear), nd5(e,c,nclock), nd6(f,d,nclock), nd8(qb,q,f,clear);nandnd3(c,a,d),

5、nd7(q,e,qb);notiv1(ndata,data), iv2(nclock,clock);endmodulev例：例： 用用门级结构描述门级结构描述D D触发器触发器 v 由已经设计成的模块构成更高一层的模块由已经设计成的模块构成更高一层的模块 如果已经编制一个模块，可以在另外的模块中引用这个模块如果已经编制一个模块，可以在另外的模块中引用这个模块方式：方式：1、 flop flop_d(d1,clk,clrb,q,qn);2、 flop flop_d(.clock(clk),.q(q),.clear(clrb).qb(qn),.data(d1);clrdqclkclrdqclkcl

6、rdqclkq0d0clrdqclkd3d2q2q3q1d1clrbclkf4f3f2f1四位寄存器电路结构图【例】用触发器组成带有清零端的【例】用触发器组成带有清零端的4 4位寄存器位寄存器clrdqclkclrdqclkclrdqclkq0d0clrdqclkd3d2q2q3q1d1clrbclkf4f3f2f1四位寄存器电路结构图2. 行为描述行为描述 就是对设计实体的数学模型的描述，其抽象程度就是对设计实体的数学模型的描述，其抽象程度远高于结构描述方式。行为描述类似于高级编程语远高于结构描述方式。行为描述类似于高级编程语言，当描述一个设计实体的行为时，言，当描述一个设计实体的行为时，无

7、需知道具体无需知道具体电路的结构，只需要描述清楚电路的结构，只需要描述清楚输入与输出信号的行输入与输出信号的行为为，而不需要花费更多的精力关注设计功能的门级，而不需要花费更多的精力关注设计功能的门级实现。实现。 行为描述的行为描述的2选选1MUXmodule module hardreg(d,clk,clrb,qhardreg(d,clk,clrb,q););input input clkclk, , clrbclrb; ; input3:0 d;input3:0 d;output3:0 q; output3:0 q; regreg 3:0 q; 3:0 q;always (always (p

8、osedgeposedge clkclk or or posedgeposedge clrbclrb) ) begin begin if(clrbif(clrb) ) q = 0; q = 0; else else q = d; q = d; end endendmoduleendmodule 【例】用行为描述的方法描述带有清零端的【例】用行为描述的方法描述带有清零端的4位寄存器位寄存器clrdqclkclrdqclkclrdqclkq0d0clrdqclkd3d2q2q3q1d1clrbclkf4f3f2f1四位寄存器电路结构图采用行为描述方式时需注意 用行为描述模式设计电路，可以降低设计难

9、度。行用行为描述模式设计电路，可以降低设计难度。行为描述只需表示输入与输出之间的关系，不需要包为描述只需表示输入与输出之间的关系，不需要包含任何结构方面的信息。含任何结构方面的信息。 设计者只需写出源程序，而挑选电路方案的工作由设计者只需写出源程序，而挑选电路方案的工作由EDA软件自动完成。软件自动完成。在电路的规模较大或者需要描述复杂的逻辑关系时在电路的规模较大或者需要描述复杂的逻辑关系时，应首先考虑用行为描述方式设计电路，如果设计，应首先考虑用行为描述方式设计电路，如果设计的结果不能满足资源占有率的要求，则应改变描述的结果不能满足资源占有率的要求，则应改变描述方式。方式。3. 数据流描述数

10、据流描述 数据流描述方式数据流描述方式主要使用持续赋值语句主要使用持续赋值语句，多，多用用于描述组合逻辑电路于描述组合逻辑电路，其格式为：，其格式为： assign LHS_net=RHS_expression;右边表达式中的操作数无论何时发生变化，都右边表达式中的操作数无论何时发生变化，都会引起表达式值的重新计算会引起表达式值的重新计算, 并将重新计算后并将重新计算后的值赋予左边表达式的的值赋予左边表达式的net型变量。型变量。 数据流描述 用数据流描述模式设计电路与用传统的逻辑方用数据流描述模式设计电路与用传统的逻辑方程设计电路很相似。设计中只要有了程设计电路很相似。设计中只要有了布尔代数

11、布尔代数表达式表达式就很容易将它用数据流方式表达出来。就很容易将它用数据流方式表达出来。表达方法是用表达方法是用Verilog中的中的逻辑运算符逻辑运算符置换置换布尔布尔逻辑运算符逻辑运算符即可。即可。比如，如果逻辑表达式为：比如，如果逻辑表达式为：f=ab+cd，则用数，则用数据流方式描述为：据流方式描述为： assign F=(a&b)|(c&d)。数据流描述的数据流描述的2选选1MUXmodule MUX3(out, a, b, sel);output out;input a, b, sel;assign out = sel ? b : a;endmodule？：？：带有清零端的带有清零

12、端的4位寄存器用数据流描述如何实现？位寄存器用数据流描述如何实现？clrdqclkclrdqclkclrdqclkq0d0clrdqclkd3d2q2q3q1d1clrbclkf4f3f2f1四位寄存器电路结构图答：该电路是时序电路，无法用数据流描述。答：该电路是时序电路，无法用数据流描述。4. 不同描述风格的设计不同描述风格的设计 对对设计者设计者而言，采用的而言，采用的描述级别越高，设计越描述级别越高，设计越容易；容易；对对综合器综合器而言，行为级的描述为综合器的优化而言，行为级的描述为综合器的优化提供了更大的空间，较之门级结构描述更能发提供了更大的空间，较之门级结构描述更能发挥综合器的性

13、能，所以在电路设计中，挥综合器的性能，所以在电路设计中，除非一除非一些关键路径的设计些关键路径的设计采用门级结构描述外，采用门级结构描述外，一般一般更多地采用行为建模方式更多地采用行为建模方式。 不同描述风格的设计举例不同描述风格的设计举例分别用三种描述方式设计分别用三种描述方式设计1位全加器位全加器分别用三种描述方式设计分别用三种描述方式设计4位全加器位全加器结构描述的一位全加器结构描述的一位全加器module full_add1(a, b, module full_add1(a, b, cincin, sum, , sum, coutcout); );input a, b, input a

14、, b, cincin; ;output sum, output sum, coutcout; ;wire s1,m1, m2, m3;wire s1,m1, m2, m3;and (m1, a, b),and (m1, a, b), (m2, b, (m2, b, cincin), ), (m3, a, (m3, a, cincin); ); xorxor (s1, a, b), (s1, a, b), (sum, s1, (sum, s1, cincin); ); or ( or (coutcout, m1, m2, m3);, m1, m2, m3);endmoduleendmodule

15、数据流描述的数据流描述的1 1位全加器（方法位全加器（方法1 1）module full_add1(a, b, module full_add1(a, b, cincin, sum, , sum, coutcout); );input a, b, input a, b, cincin; ;output sum, output sum, coutcout; ;assign sum = a b assign sum = a b cincin; ;assign assign coutcout = (a & b ) | (b & = (a & b ) | (b & cincin ) | ( ) | (

16、cincin & a ); & a );endmoduleendmodule数据流描述的数据流描述的1 1位全加器（方法位全加器（方法2 2）行为描述的行为描述的1 1位全加器位全加器module module full_add1(a,b,cin,sum,cout);full_add1(a,b,cin,sum,cout);input input a,b,cina,b,cin; output ; output sum,coutsum,cout; ;regreg sum,cout,m1,m2,m3; sum,cout,m1,m2,m3;always (a or b or always (a or

17、b or cincin) )begin begin endendendmoduleendmodule采用层次化方式设计采用层次化方式设计1位全加器位全加器 两个半加器构成一个全加器两个半加器构成一个全加器 【例例】 半加器定义半加器定义module half_add(a,b,so,co);input a,b; output so,co;assign co=a&b; assign so=ab;endmodule【例例】 用模块例化方式设计的用模块例化方式设计的1位全加器顶层设计位全加器顶层设计module full_add(ain,bin,cin,sum,cout);input ain,bin,

18、cin; output sum,cout;wire d,e,f; /用于内部连接的节点信号用于内部连接的节点信号half_add u1(ain,bin,e,d); /半加器模块调用，采用位置关联方式半加器模块调用，采用位置关联方式half_add u2(e,cin,sum,f); or u3(cout,d,f); /或门调用或门调用endmodule4 4位加法器位加法器4-bit addermodule add4_1(sum, cout, a, b, cin);output 3:0 sum;output cout;input 3:0 a, b; input cin;full_add1 f0(

19、a0,b0,cin,sum0,cin1);full_add1 f1(a1,b1,cin1,sum1, cin2);full_add1 f2(a2,b2,cin2,sum2, cin3);full_add1 f3(a3,b3,cin3,sum3, cout);endmodule结构描述的结构描述的4 4位级连全加器位级连全加器module add4_2(cout,sum,a,b,cin);output3:0 sum;output cout;input3:0 a,b;input cin;assign cout,sum=a+b+cin;endmodule数据流描述的数据流描述的4 4位加法器位加法器

20、行为描述的行为描述的4 4位加法器位加法器module add4_3(cout,sum,a,b,cin);output3:0 sum;output cout;input3:0 a,b;input cin;reg3:0 sum; reg cout;always ( a or b or cin )begincout,sum=a+b+cin;endendmoduleu如果数字系统比较复杂，可采用如果数字系统比较复杂，可采用“Top-down”的方法的方法进行设进行设计。首先计。首先把系统分为几个模块把系统分为几个模块，每个模块再分为几个子模块，每个模块再分为几个子模块，以此类推，直到易于实现为止。这

21、种以此类推，直到易于实现为止。这种“Top-down”的方法能够的方法能够把复杂的设计把复杂的设计分解为许多简单的逻辑分解为许多简单的逻辑来实现，同时也来实现，同时也适合于多适合于多人进行分工合作人进行分工合作，如同用，如同用C语言编写大型软件一样。语言编写大型软件一样。Verilog语语言能够很好地支持这种言能够很好地支持这种“Top-down”的设计方法的设计方法u多层次结构电路的描述既可以采用文本方式，也可以用多层次结构电路的描述既可以采用文本方式，也可以用图图形和文本混合设计的方式形和文本混合设计的方式。用一个。用一个8位累加器的设计为例来位累加器的设计为例来说明这两种设计方式。说明这

22、两种设计方式。8位全加器位全加器module add8(sum,cout,b,a,cin);output7:0 sum;output cout;input7:0 a,b;input cin;assign cout,sum=a+b+cin;endmodule8位寄存器位寄存器module reg8(qout,in,clk,clear);output7:0 qout;input7:0 in;input clk,clear;reg7:0 qout;always (posedge clk or posedge clear)beginif(clear) qout=0; /异步清异步清0else qout=in;endendmoduleinclude “add8.vinclude “reg8.v”module acc(accout,co