数字电路逻辑设计第四章

1、第四章第四章 组合逻辑电路组合逻辑电路讲授人：刘琪芳讲授人：刘琪芳目的与要求：目的与要求：第四章第四章 组合逻辑电路组合逻辑电路1.1.掌握组合逻辑电路的定义、特点掌握组合逻辑电路的定义、特点。2.2.掌握组合电路的分析方法和设计方法掌握组合电路的分析方法和设计方法。3.3.掌握常用中规模器件及其应用掌握常用中规模器件及其应用。重点与难点：重点与难点：组合电路的分析和设计方法组合电路的分析和设计方法。 4.1 4.1 组合逻辑电路分析组合逻辑电路分析 4.2 4.2 常用组合逻辑电路的介绍常用组合逻辑电路的介绍 4.3 4.3 单元级组合逻辑电路的分析方法单元级组合逻辑电路的分析方法 4.4

2、4.4 组合逻辑电路的设计组合逻辑电路的设计 4.5 4.5 组合逻辑电路中的竞争与冒险组合逻辑电路中的竞争与冒险 第四章第四章 组合逻辑电路组合逻辑电路4.14.1组合逻辑电路分析组合逻辑电路分析 组合组合逻辑逻辑电路概念电路概念输入：输入：逻辑关系：逻辑关系：F Fi i = = f fi i (X (X1 1、X X2 2、X Xn n) i = (1) i = (1、2 2、m)m) 组合电路的特点组合电路的特点 电路由电路由逻辑门逻辑门构成，构成，不含记忆元件不含记忆元件 输出与输入间输出与输入间无反馈延迟无反馈延迟回路回路 输出与电路输出与电路原来状态无关原来状态无关输出：输出：X

3、1、X2、XnF1、F2、Fm4.1.1 4.1.1 组合逻辑电路概述组合逻辑电路概述组合电路某一时刻的输出仅与组合电路某一时刻的输出仅与该时刻的输入有关，该时刻的输入有关，而与而与电路电路前一时刻的状态无关前一时刻的状态无关。例例1：组合电路如图所示，分析该电路的逻辑功能。：组合电路如图所示，分析该电路的逻辑功能。组组 合合 逻逻 辑辑电电 路路逻逻 辑辑 表表 达达 式式最最 简简 表表 达达 式式真真 值值 表表逻逻 辑辑 功功 能能化化 简简变变 换换&0&0&ABFabg g1 1组合电路的分析步骤组合电路的分析步骤4.1.2 4.1.2 组合逻辑电路分析组合逻辑电路分析（2）化简与

4、变换：）化简与变换：（3）由表达式列出真值表。）由表达式列出真值表。ABabgFBABA （4）分析逻辑功能）分析逻辑功能 ： 该电路是异或电路。该电路是异或电路。abAagBABA)(BAABAABB)(BABBABABAFBABA A BF0 00 1 1 01 10110 真值表真值表&0&0&ABFabg g解：解：（1）由逻辑图逐级写出表达式。）由逻辑图逐级写出表达式。例例2 2：试分析图所示逻辑电路的功能。：试分析图所示逻辑电路的功能。结论：电路为结论：电路为少数服从多数少数服从多数的的三变量表决电路。三变量表决电路。解（解（1 1）逻辑表达式）逻辑表达式（2 2）列真值表）列真值

5、表A B C F0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1真值表真值表ACBCABF （3 3）分析电路的逻辑功能）分析电路的逻辑功能多数输入变量为多数输入变量为1 1，输出，输出F F为为1 1；多数输入变量为多数输入变量为0 0，输出，输出 F F为为0 0ABBCACACBCAB 4.14.1组合逻辑电路分析组合逻辑电路分析例例3 3：电路如图所示，分析该电路的逻辑功能。：电路如图所示，分析该电路的逻辑功能。解：（解：（1 1）由逻辑图逐级写出表达式）由逻辑图逐级写出表达式（2 2）化简与变换：）化简与变换：（3 3）

6、由表达式列出真值表。）由表达式列出真值表。ABCP CPBPAPLABCCABCBABCA)(CBAABCL （4 4）分析逻辑功能）分析逻辑功能 ： 当当A A、B B、C C三个变量一致时，输出为三个变量一致时，输出为“1 1”，所以这个电路称为，所以这个电路称为“一致电路一致电路”。CBAABC0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1A B C10000001 L 真值表真值表&1ABCLP4.14.1组合逻辑电路分析组合逻辑电路分析4.24.2常用组合逻辑电路的介绍常用组合逻辑电路的介绍4.2.14.2.1加法器加法器不考虑低位进位不考虑低位进位

7、, ,将两个将两个1 1位二进制数相加的逻辑运算位二进制数相加的逻辑运算 半加器的真值表半加器的真值表 逻辑表达式逻辑表达式 逻辑电路图逻辑电路图1000C011110101000SBA 半加器的真值表半加器的真值表BABAS C = AB A B =1 & C=AB BAS 1.1.半加器（半加器（Half AdderHalf Adder） A B S C 逻辑符号图逻辑符号图全加器进行加数、被加数和低位来的进位信号的相加全加器进行加数、被加数和低位来的进位信号的相加. .2.2.全加器（全加器（Full AdderFull Adder）=1&AiBiCi-1SiCi (a) 逻辑图 (c)

8、 国标符号AiBiCi-1SiCiAiBiCi-1SiCi(b) 曾用符号CI CO&FA=1iiiiiiBACBAC1)(1iiiiCBAS Ai Bi Ci-1 Si Ci 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 Ai、Bi：加数，：加数，Ci-1：低位来的进位，低位来的进位，Si：本位的和，：本位的和， Ci：向高位的进位。：向高位的进位。 A i B i =1 & AB C i - 1 =1 & S i C i 半半 加加 器器 半半 加加 器器 两个半加器构成一个全

9、加器两个半加器构成一个全加器4.24.2常用组合逻辑电路的介绍常用组合逻辑电路的介绍3.3.中规模中规模4 4位二进制数加法器位二进制数加法器 1)1)串行进位加法器串行进位加法器-采用四个采用四个1 1位全加器组成位全加器组成 A0 B0 A1 B1 A2 B2 A3 B3 S0 S1 S2 S3 C-1 0 C3 C0 C1 C2 FA0 FA1 FA2 FA3 任一位的加法运算必须在低一位的运算完成之后才能进行。任一位的加法运算必须在低一位的运算完成之后才能进行。 串行进位加法器运算速度不高。串行进位加法器运算速度不高。 4.24.2常用组合逻辑电路的常用组合逻辑电路的：把：把n位全加器

10、串联起来，低位全加器的进位输出连接位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。到相邻的高位全加器的进位输入。2)2)并行进位加法器（超前进位加法器）并行进位加法器（超前进位加法器） VCC B3 S3 CO A2 S2 A3 B2 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 S1 B0 C1 GND A1 S0 A0 B1 A3 B2 A2 B1 A1 B0 A0 C1 74283 B3 C O S3 S2 S1 S0 74LS283 74LS283逻辑符号逻辑符号 74LS283 74LS283引脚图引脚图低位来的低位来的进位进位

11、进位输出进位输出 74LS283 74LS283逻辑图逻辑图 各位进位各位进位信号信号S2、S3、S4、CO的产的产生，均只需要生，均只需要经历一级与非经历一级与非门和一级与或门和一级与或非门的延迟时非门的延迟时间，比逐位进间，比逐位进位的全加器大位的全加器大大缩短了时间。大缩短了时间。3) 74LS2833) 74LS283的扩展应用的扩展应用例例 用两片用两片74LS28374LS283构成一个构成一个8 8位二进制数加法器位二进制数加法器 A4 B4 A5 B5 A6 B6 A7 B7 74283（2） 74283（1） C1 CO C1 CO S3 S2 S1 S0 S7 S6 S5

12、S4 0 C7 S3 S2 S1 S0 S3 S2 S1 S0 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 在片内是超前进位，而片与片之间是串行进位。在片内是超前进位，而片与片之间是串行进位。4.24.2常用组合逻辑电路的介绍常用组合逻辑电路的介绍4)4)采用全加器实现组合逻辑函数采用全加器实现组合逻辑函数设计将设计将8421 BCD8421 BCD码转换为余码转换为余3BCD3BCD码的码制转换电路。码的码制转换电路。8421BCD码码+0011=余余3BCD码码4.2.2 4.2.2 编码器

13、编码器编码编码编码器的通用逻辑符号如图所示：编码器的通用逻辑符号如图所示：在选定的一系列二进制数码中，赋予每个二进在选定的一系列二进制数码中，赋予每个二进 制数码以某一固定含义。制数码以某一固定含义。编码器编码器 能完成编码功能的电路。能完成编码功能的电路。编码器有编码器有n n个输入端个输入端,m,m个输出端个输出端,n,n和和m m应满足什么样的关系应满足什么样的关系? ?4.24.2常用组合逻辑电路的介绍常用组合逻辑电路的介绍 Y1 Y0 I0 I1 I2 I3 4输输入入二进制码输出二进制码输出1. 41. 4线线2 2线编码器线编码器I0 I1I2I3Y1Y0100000010001

14、001010000111（2 2）逻辑功能表）逻辑功能表此编码器的输入为高电平有效。此编码器的输入为高电平有效。（1 1）逻辑框图）逻辑框图4.24.2常用组合逻辑电路的介绍常用组合逻辑电路的介绍2. 82. 8线线3 3线优先编码器线优先编码器7414874148 I2 I3 I4 I5 I6 I7 I1 S ST T 1 1 1 1 1 1 1 1 1 1 1 1 & & & & & & & & & & & & & 1 1 1 Q QC C Q QB B Q QA A Y YE EX X Y YS S I0 1 8 8个信号个信号输入端输入端/I/I0 0/I/I7 7使能输入端使能输入端

15、(/ST)(/ST)3 3个编码个编码输出端输出端 输出使能输出使能标志标志( (YsYs) )编码器工编码器工作状态标作状态标志志( (Y YE Ex x) )逻辑电路图逻辑电路图1)1)逻辑电路图逻辑电路图4567ININININ )()(245345671ININININININININY )()()(12463465670ININININININININININY 45672ININININY 假设假设0STSTININININININININYS 76543210STYYSEX 输输 入入输输 出出 11 1 1 1 1 0 1 1 1 1 1 1 1 11 1 1 1 0 0 00

16、 0 0 0 1 0 0 10 0 1 0 1 0 0 1 10 1 0 0 1 0 0 1 1 10 1 1 0 1 0 0 1 1 1 11 0 0 0 1 0 0 1 1 1 1 11 0 1 0 1 0 0 1 1 1 1 1 11 1 0 0 1 0 0 1 1 1 1 1 1 11 1 1 0 1ST0IN1IN2IN3IN4IN5IN6IN7IN2Y1Y0YEXYsY 优先编码器中允许同时在几个输入线上加输入信号，在几个输入线上同优先编码器中允许同时在几个输入线上加输入信号，在几个输入线上同时出现输入信号时，只对其中优先权最高的一个输入信号进行编码。分析真时出现输入信号时，只对其

17、中优先权最高的一个输入信号进行编码。分析真值表，那个优先级最高？值表，那个优先级最高？8线线3线优先编码器真值表如下表所示线优先编码器真值表如下表所示(反码形式反码形式)国标国标编码器的逻辑符号逻辑符号8线线3线优先编码器逻辑符号如下所示线优先编码器逻辑符号如下所示:ST为使能为使能(允许允许)输入端，低电平输入端，低电平有效有效, 当当ST =0时，电路允许编时，电路允许编码码 , 当当ST =1时，电路禁止编码时，电路禁止编码Ys和和YEX为使能输出端和扩为使能输出端和扩展输出，主要用于级联和展输出，主要用于级联和扩展。扩展。扩展应用扩展应用 中规模优先编码器中规模优先编码器常用的中规模优

18、先编码器有：常用的中规模优先编码器有：8线线-3线线优先编码器：优先编码器：CT54148/CT74148、CT54LS148/CT74LS148、CC453210线线-4线线优先编码器：优先编码器：CT54147/CT74147、CT54LS147/CT74LS147、CC401471 11 00 10 10 10 10 10 10 10 11 1 11 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 11 X X X X X X X X0 1 1 1 1 1 1 1 1 0 0 X X X X X X X0 1 0 X X X X X X

19、 0 1 1 0 X X X X X 0 1 1 1 0 X X X X 0 1 1 1 1 0 X X X 0 1 1 1 1 1 0 X X 0 1 1 1 1 1 1 0 X 0 1 1 1 1 1 1 1 0GS EO Y2Y1Y0EI I7 I6 I5 I4 I3 I2 I1 I0输输 出出输输 入入4.2.34.2.3译码器译码器译码是编码的逆过程，译码即是将输入的某个二进制编译码是编码的逆过程，译码即是将输入的某个二进制编码翻译成特定的信号。码翻译成特定的信号。具有译码功能的逻辑电路称为译码器。具有译码功能的逻辑电路称为译码器。译码是编码的逆过程，是将输入的二进制代码赋予的含译码

20、是编码的逆过程，是将输入的二进制代码赋予的含义翻译过来，给出相应的输出高、低电平信号。常用的义翻译过来，给出相应的输出高、低电平信号。常用的译码器电路有译码器电路有二进制译码器二进制译码器; ;二二- -十进制译码器十进制译码器; ;显示译码器。显示译码器。1.1.二进制译码器二进制译码器 二进制译码器输入端若是二进制译码器输入端若是n n位二进制代码，相应地则有位二进制代码，相应地则有2 2n n个输出端个输出端。对输入的每一种可能的代码组合，有且仅有。对输入的每一种可能的代码组合，有且仅有一个输出信号为有效电平。一个输出信号为有效电平。 二进制译码器可以译出输入变量的全部状态，故又称二进制

21、译码器可以译出输入变量的全部状态，故又称 为为变量译码器或完全译码器变量译码器或完全译码器。2 2线线-4-4线译码器线译码器010110201310YA ASTYA ASTYA ASTYA AST2线线-4线译码器真值表线译码器真值表说明：说明：2 2线线-4-4线译码器线译码器4 4个输个输出包含了出包含了2 2个变量的个变量的4 4个最小个最小项。项。逻辑符号逻辑符号扩展为扩展为3 3线线-8-8线译码器线译码器2 2线线-4-4线扩展为线扩展为3 3线线-8-8线译码器线译码器合理地应用选通端合理地应用选通端ST可以扩大其逻辑功能可以扩大其逻辑功能对对A A2 2=0=0与与A A2

22、2=1=1进行分析进行分析2线线-4线译码器真值表线译码器真值表输输 入入输输 出出 A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1

23、1 1 1 1 1 0321SSS 3 3线线-8-8线译码器线译码器7474138138真值表真值表3-8线译码器真值表线译码器真值表ASTBSTCST为选通端。为选通端。ASTCBSTST为高电平有效，为高电平有效，为低电平有效。为低电平有效。当使能端为有效电平当使能端为有效电平时，时，3线线-8线译码器各线译码器各输出端的函数式为：输出端的函数式为：Y0 = A2 A1 A0 = m0Y2 = A2 A1 A0 = m2Y1 = A2 A1 A0 = m1Y3 = A2 A1 A0 = m3Y4 = A2 A1 A0 = m4Y5 = A2 A1 A0 = m5Y6 = A2 A1 A0

24、 = m6Y7 = A2 A1 A0 = m7常用的中规模集成电路译码器有：常用的中规模集成电路译码器有：双双2 2线线-4-4线译码器线译码器CT54S139/ CT74S139CT54S139/ CT74S139、 CT54LS139/ CT74LS139; CT54LS139/ CT74LS139; 3 3线线-8-8线译码器线译码器CT54S138/ CT74S138CT54S138/ CT74S138、 CT54LS138/ CT74LS138CT54LS138/ CT74LS138、CC74HC138;CC74HC138;4 4线线-16-16线译码器线译码器CT54154/ CT

25、74154CT54154/ CT74154、 CC74HC154;CC74HC154;例例3 3 用用3 38 8译码器构成译码器构成4 41616译码器译码器X X0 0-X-X3 3：译码输入：译码输入E E：译码控制：译码控制E=0E=0，译码，译码 E=1E=1，禁止译码，禁止译码ABCCBACBACBAfABCCBACBACBAf7120YYYY图图4.182.2.二二- -十进制译码器十进制译码器 二二- -十进制译码器的输入是十进制数的十进制译码器的输入是十进制数的4 4位二进制编位二进制编码（码（BCDBCD码），分别用码），分别用A A3 3、A A2 2、A A1 1、A

26、A0 0表示；输出的是与表示；输出的是与1010个十进制数字相对应的个十进制数字相对应的1010个信号，用个信号，用Y Y9 9Y Y0 0表示。由于二表示。由于二- -十进制译码器有十进制译码器有4 4根输入线，根输入线，1010根输出线，所以又称为根输出线，所以又称为4 4线线- -1010线译码器。线译码器。8421 BCD码译码器码译码器 把二把二- -十进制代码翻译成十进制代码翻译成1010个十进制数字信号的电路，个十进制数字信号的电路，称为二称为二- -十进制译码器。十进制译码器。码制译码器（二码制译码器（二- -十进制译码器）十进制译码器） 数数字字输输 入入输 出A3A2A1A

27、001234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 1 1 1 1 1 1 1 1 11 0 1 1 1 1 1 1 1 11 1 0 1 1 1 1 1 1 11 1 1 0 1 1 1 1 1 11 1 1 1 0 1 1 1 1 11 1 1 1 1 0 1 1 1 11 1 1 1 1 1 0 1 1 11 1 1 1 1 1 1 0 1 11 1 1 1 1 1 1 1 0 11 1 1 1 1 1 1 1 1 0无无效效1 0 1 01 0 1 11 1 0 01 1

28、0 11 1 1 01 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 12.2.二二- -十进制译码器十进制译码器逻辑符号逻辑符号4 4线线-10-10线译码器逻辑符号线译码器逻辑符号译码器的功能扩展译码器的功能扩展利用利用BIN/OCTBIN/OCT和和BCD/DECBCD/DEC构成构成5 5线线-32-32线译码器线译码器中规模集成码制译码器中规模集成码制译码器二二-十进制译码器：十进制译码器：CT5

29、442/CT7442、CTLS5442/CTLS7442、CC74HC42等等abcdfge 脉脉冲冲信信号号 计计数数器器 译译码码器器 驱驱动动器器 显显示示器器 KHz 数字显示框图数字显示框图 a b c d e f g a b c d e f g 半导体发光二极管七段显示器件半导体发光二极管七段显示器件共阳极显示器共阳极显示器共阴极显示器共阴极显示器显示器分段布局图显示器分段布局图3 3 七段显示译码器七段显示译码器要点亮共阳极显示的某一段，如何驱动？要点亮共阳极显示的某一段，如何驱动？4.24.2常用组合逻辑电路的介常用组合逻辑电路的介绍绍 c d eGNDdpabcdefdp a

30、 b f gGNDR= 1K5V直流电源cabdefgdp a b c d e f gGNDGNDdp c d eGNDdpabcdefdp a b f gGNDR= 1Kcabdefgdp a b c d e f gGNDGNDdp5V直流电源显示数字R5V直流电源RR显示数字 g f a b e d c dpcabdefgdpcabdefgdp a b c d e f gGNDGNDdpR5V直流电源RRR显示数字 g f a b e d c dpcabdefgdpcabdefgdp a b c d e f gGNDGNDdp逻辑图逻辑图4 4个输入端个输入端3 3个控制端个控制端7 7个

31、输出端个输出端内部电路（内部电路（4747、4848电路相同，仅输出有效电平不同）电路相同，仅输出有效电平不同）集成显示译码驱动器集成显示译码驱动器7447(7447(共阳极共阳极) )、7448(7448(共阴极共阴极) )集成电路显示译码器集成电路显示译码器74487448功能表功能表十进制或功能输 入BI/RBO输出字形LTRBIDCBAabcdefg0HHLLLLHH H HHHHL1HLLLHHL H HLLLL2HLLHLHH H LHHLH3HLLHHHH H HHLLH15HHHHHHL L LLLLL消 隐脉冲消隐灯 测 试 LL L LLLLLHLLLLLLL L LLLL

32、LL HH H HHHHH4.24.2常用组合逻辑电路的介绍常用组合逻辑电路的介绍逻辑图逻辑图4 4个输入端个输入端3 3个控制端个控制端7 7个输出端个输出端内部电路（内部电路（4747、4848电路相同，仅输出有效电平不同）电路相同，仅输出有效电平不同）集成显示译码驱动器集成显示译码驱动器7447(7447(共阳极共阳极) )、7448(7448(共阴极共阴极) )七段显示译码器七段显示译码器逻辑符号逻辑符号七段显示译码器七段显示译码器逻辑符号逻辑符号LT为灯测试输入；为灯测试输入；RBI为灭零输入；为灭零输入；BI/RBO为双重功能端为双重功能端口，口， BI为消隐输入，为消隐输入， R

33、BO为灭零输出。为灭零输出。十进制或功能输 入BI/RBO输出字形LTRBIDCBAabcdefg0HHLLLLHH H HHHHL1HLLLHHL H HLLLL2HLLHLHH H LHHLH3HLLHHHH H HHLLH15HHHHHHL L LLLLL消 隐脉冲消隐灯 测 试 LL L LLLLLHLLLLLLL L LLLLLL HH H HHHHHLT：试灯信号输入。当：试灯信号输入。当BI= 1（无效）时，（无效）时，LT=0且且不论不论DA状态如何，状态如何，ag七段全亮。七段全亮。十进制或功能输 入BI/RBO输出字形LTRBIDCBAabcdefg0HHLLLLHH H

34、HHHHL1HLLLHHL H HLLLL2HLLHLHH H LHHLH3HLLHHHH H HHLLH15HHHHHHL L LLLLL消 隐脉冲消隐灯 测 试 LL L LLLLLHLLLLLLL L LLLLLL HH H HHHHHLTRBI：灭零输入信号（不显示，其它数码正常显示）。：灭零输入信号（不显示，其它数码正常显示）。RBI=0=0（=）时，不显示数码）时，不显示数码0。十进制或功能输 入BI/RBO输出字形LTRBIDCBAabcdefg0HHLLLLHH H HHHHL1HLLLHHL H HLLLL2HLLHLHH H LHHLH3HLLHHHH H HHLLH15H

35、HHHHHL L LLLLL消 隐脉冲消隐灯 测 试 LL L LLLLLHLLLLLLL L LLLLLL HH H HHHHH（）熄灭信号输入。低电平时，输出（）熄灭信号输入。低电平时，输出ag均为高电平（全灭）；均为高电平（全灭）；（）灭零输出信号。（）灭零输出信号。RBI=0=0时，时，RBO=0=0RBO/BI熄灭信号输入熄灭信号输入/灭零输出信号灭零输出信号中规模集成中规模集成显示显示译码器译码器 显示译码电路是最常用的功能器件，有许多中规模集成显示译码电路是最常用的功能器件，有许多中规模集成器件。器件。例如：例如：CT5448/CT7448、CT54LS48/CT74LS48、

36、CT5449/CT7449、CT54LS49/CT74LS49、CT54246/CT74246、 CT54247/CT74247、 CT54LS247/CT74LS247、 CT54248/CT74248、 CT54LS248/CT74LS248、CT54249/CT74249、 CT54LS249/CT74LS249、以及、以及CC4513、CC4547、CC4055等等4.2.44.2.4数值比较器数值比较器1 1 数值比较器的逻辑功能数值比较器的逻辑功能输 入输 出ABFABFABIABFA B3HLLA3 B2HLLA3 = B3A2 B1HLLA3 = B3A2 = B2A1 B0H

37、LLA3 = B3A2 = B2A1 = B1A0 BFA=BFA = = n 函数变量数函数变量数m m 当输入变量较少时当输入变量较少时, ,只需将数选器的高位地址只需将数选器的高位地址端接地及相应的数据输入端接地。端接地及相应的数据输入端接地。对比结果对比结果: :4.4 4.4 组合逻辑电路的设计组合逻辑电路的设计3. 3. 地址输入端数地址输入端数n n 函数变量数函数变量数m m n n 个数据输入数，个数据输入数，m m 个最小项。个最小项。 即函数的最小项数多于数据输入端数时即函数的最小项数多于数据输入端数时, ,通过通过扩展扩展: :将将 选选1 1数选器扩展成数选器扩展成

38、选选1 1数选器数选器. .降维降维: :将将m m变量的函数转换成为变量的函数转换成为n n变量的函数。变量的函数。n2m2n2m2对比结果对比结果: :4.4 4.4 组合逻辑电路的设计组合逻辑电路的设计例例4. 4. 用八选一选择器实现四变量函数用八选一选择器实现四变量函数,14)9,11,12,13m(1,5,6,7,D)C,B,F(A,扩展法扩展法: :卡诺图的维数卡诺图的维数 卡诺图的变量数。卡诺图的变量数。xGFx降维卡诺图降维卡诺图 某些变量作为卡诺图内的值。某些变量作为卡诺图内的值。记图变量记图变量 作为降维卡诺图中小方格中值的变量。作为降维卡诺图中小方格中值的变量。降维图的

39、作法：降维图的作法：若记图变量为若记图变量为x x，对于原卡诺图中，对于原卡诺图中， 当当x = 0 x = 0时，原图单元值为时，原图单元值为F F； 当当x =1 x =1 时，原图单元值为时，原图单元值为G G， 则在新的降维图中对应的单元中填入子函数则在新的降维图中对应的单元中填入子函数要求熟练掌握要求熟练掌握降维法降维法: :4.4 4.4 组合逻辑电路的设计组合逻辑电路的设计xGFx AB 00 01 11 10 CD 00 01 11 100111000100001011 AB 00 01 11 10 C 0101D100D000 DD000 DDDDD10DDD10000 DD

40、111 DD111 DDDDD01D4变变量量卡卡诺诺图图3变变量量降降维维卡卡诺诺图图CC+D 0 2变量降维卡诺图变量降维卡诺图A B 01 1 0000 CCCCC10DCCDC1DCDCDCDC降维法：4.4 4.4 组合逻辑电路的设计组合逻辑电路的设计例例5 5：用：用8 8选选1 1数据选择器实现数据选择器实现），（），（1413121197651mFDCBA解：解：作出作出F F的卡诺图及的卡诺图及3 3变量降维卡诺图变量降维卡诺图： AB 00 01 11 10 CD 00 01 11 101101101100011010 AB 00 01 11 10 C 01D110DDDD

41、D10DDD10111 DDDDD10000 DD111 DDDDD10DDD01D4变变量量卡卡诺诺图图3 3变变量量降降维维卡卡诺诺图图 D4.4 4.4 组合逻辑电路的设计组合逻辑电路的设计例例6 6：用：用8 8选选1 1数据选择器实现数据选择器实现）（），（31,26,23,22,21,20,14,13,12,11, 9 , 3 , 1 , 0, mFEDCBA 一个一个n n变量的完全译码器的输出包含了变量的完全译码器的输出包含了n n变量函数的全变量函数的全部最小项。当译码器的使能端有效时，每个输出（低电平部最小项。当译码器的使能端有效时，每个输出（低电平有效）有效）对应相应的最

42、小项的非，即对应相应的最小项的非，即iimY 因此只要将函数的输入变量加至译码器的地址输入端，因此只要将函数的输入变量加至译码器的地址输入端，并在输出端辅以门电路，便可以实现逻辑函数。并在输出端辅以门电路，便可以实现逻辑函数。（二）中规模组合逻辑电路设计（二）中规模组合逻辑电路设计译码器译码器例例6 6 利用利用3 3线线8 8线译码器设计一个多输出的组合逻辑电路。线译码器设计一个多输出的组合逻辑电路。 输出的逻辑函数式为：输出的逻辑函数式为： CBACAZ 2ABCBAZ 1BAZ 3解：写出函数的最小项之和形式解：写出函数的最小项之和形式7601mmmABCCABCBAZ 54323mmm

43、mCBACBABCACBABABAZ 4312mmmCBACAZ 4.4 4.4 组合逻辑电路的设计组合逻辑电路的设计化为与非与非式化为与非与非式543254323mmmmmmmm Z4314312mmmmmm Z7607601mmmmmm Z画逻辑电路画逻辑电路 例例7 7 用译码器设计两个用译码器设计两个1 1位二进制数的全加功能。位二进制数的全加功能。解：由全加器真值表可得解：由全加器真值表可得 74217421mmmmmmmmABCCBACBACBAS 765376531mmmmmmmmABCCABCBABCACi 由由3-83-8译码器实现全加功能的电路译码器实现全加功能的电路, ,

44、如图所示如图所示: : 用用3-83-8译码器组成全加器译码器组成全加器4.4 4.4 组合逻辑电路的设计组合逻辑电路的设计（三）全加器的应用（三）全加器的应用 B1 B0 B3 B2 A1 A0 A3 A2 S3 74283 S2 S1 S0 C1 CO 0 8421码输入码输入余余3码输出码输出1 10 0例例8 8 用用74LS28374LS283构成构成8421BCD8421BCD码转换为余码转换为余3 3码的码制转换电路码的码制转换电路84218421码码余余3 3码码000000010010001101000101+0011+0011+0011CO4.4 4.4 组合逻辑电路的设计

45、组合逻辑电路的设计例例9 9 用全加器实现两个用全加器实现两个1 1位位8421BCD8421BCD码十进制加法运算。码十进制加法运算。CBACF 当当A=B=1A=B=1时，时，F=1F=1一、竞争与冒险一、竞争与冒险4.54.5组合逻辑电路中的竞争与冒险组合逻辑电路中的竞争与冒险竞争：竞争：冒险：冒险：在组合电路中，信号经由不同的途径达到某一会在组合电路中，信号经由不同的途径达到某一会合点的时间有先有后。合点的时间有先有后。由于竞争而引起电路输出发生瞬间错误现象。表现由于竞争而引起电路输出发生瞬间错误现象。表现为输出端出现了原设计中没有的窄脉冲，常称其为为输出端出现了原设计中没有的窄脉冲，

46、常称其为毛刺毛刺。竞争与冒险的关系：竞争与冒险的关系：有竞争不一定产生冒险；有竞争不一定产生冒险；有冒险就一定有竞争。有冒险就一定有竞争。4.54.5组合逻辑电路中的竞争与冒险组合逻辑电路中的竞争与冒险二、竞争与冒险的判断二、竞争与冒险的判断代数法代数法当函数表达式可以化成：当函数表达式可以化成：AAF AAF 即含有互补变量，即含有互补变量，A A变量变化可能引起冒险。变量变化可能引起冒险。卡诺图法卡诺图法A ABCBC0 01 10000010111111010 0 00 00 0 0 0CBACF 1 1 1 1 1 11 1如函数卡诺图上为简化如函数卡诺图上为简化作的圈相切，且相切处作的圈相切，且相切处又无其他圈包含，则可又无其他圈包含，则可能有冒险现象。能有冒险现象。当当A=B=1A=B=1时，时，CCF 4.54.5组合逻辑电路中的竞争与冒险组合逻辑