第3章 组合线路的设计

1、2345678910111213 1 0 1 1 0 0 0 1 被减数- 0 0 1 1 0 1 1 1 减数 1 1 1 1 1 1 0 0 低位向本位的借位_ 0 1 1 1 1 0 1 0 本位之差 0 1 1 1 1 1 1 0 本位向高位借位14课本课本P116 练习练习3: 171516课本P115-116 练习3: 4 ,12课本P115-116 练习3: 1,2,3(2)1718192021课本P115 练习3: 5 2223课本P115 练习3: 6242526课本P116 练习3:18课本P115 练习3:7272829n若有任意项可以利用，在设计该组合线路时便可“任意”

2、地在逻辑表达式中加入这些任意项，以使它们的逻辑表达式更为简单。n注意：并非任何组合线路设计中都可利用任意项。只有当分析出所要设计的线路存在某些约束条件时，才能从约束方程推得任意项。既然这些任意项在当前约束下逻辑值必为0，那么将这些任意项与原函数F进行或运算，并不会影响F的取值情况2. 无无反变量输入的线路反变量输入的线路设计设计n为减少各部件之间的信号传输线，要求所设计的逻辑部件只有原变量输入，无反变量输入。n在设计无反变量输入的线路时，不能简单地用非门来实现最简逻辑表达式中的反变量，而要通过逻辑表达式的变换，先减少式中的与项及非号，即尽可能地寻找公共与项，并共用非号30多输出函数的线路设计多

3、输出函数的线路设计n设计多输出线路的特殊问题是确定各输出函数的公用项，以使整个线路为最简，而不片面追求每个输出函数为最简。31n压缩级数和增加级数的设计思想是互斥的n压缩线路级数可提高线路速度，却要求门电路具有较大的扇入或扇出系数；n增加线路级数可降低对门电路的扇入或扇出系数要求，但却使线路的速度变慢。3233n对于按键输入译码器，约束条件是：输入变量(K0-K9)对取值“1”是互斥的，故可用下列约束方程(3.16)来描述：n 或n对于七段译码器，其约束条件是：输入变量(A,B,C,D)不能取1010-1111，故可用下列约束方程(3.17)来描述：8421码显示数字不可能取到1010这种取值

4、组合，所以m10=034课本P115 练习3:8 353637383940输入变量：A，B，C当按下某一操作键，相应输入变量取值为“1”；否则取值为“0”。输出变量：F2，F141任意项即4243结论：若逻辑函数的输入变量对取值“1”互斥，则仅包含有一个互斥变量的最小项可化简为该互斥变量。444546474849课本P115 练习3: 10,13,2050517个与非门4个与非门5253n例：输入端不提供反变量，求 F(A,B)=AB+AB 的最简电路。n利用AB = AAB 寻找公共因子AB = AB+AA=A(B+A) = AAB&AABBFAB + AB= AAB +BAB&ABF54n

5、例:实现逻辑函数 F=AB+BC+ABD+ACD +ACD&ABF&CDF=AB+BC+ABD+ACD +ACD = B(A+C)+AD(B+C)+ACD = BAC+ADBC+ACD = BABC+AADABC+CDAD公因子公因子ABCABC公因子公因子ADAD55n公共因子法有一定的局限性，没有经验者往往无从下手，也无法判断是否达到最简的标准。56n应用阻塞法可以借用图形（卡诺图）的方法帮助化简。57n例:实现逻辑函数 F=AB+BC+ABD+ACD +ACDF=AB+BC+ABD+ACD +ACD = B(A+C)+AD(B+C)+ACD = BAC+ADBC+ACD = BABC+A

6、ADABC+CDAD公因子公因子ABCABC公因子公因子ADAD C DA B0001111000301457611121310810BABCAADCD58 从F中除去最小项mi，而mi原本就不属于F，所以F的取值不变从F中除去最小项mi和mj，而mi和mj原本就不属于F，所以F的取值不变5960其中mi和mj是不属于F的最小项61核心：核心：ABCD1ABCABDACDBCDABACADBCBDCDABCD62n例：化简函数 为无反变量输入的最简与非与非表达式。DBADCADBCCDAF解：第一步解：第一步, 填写卡诺图：填写卡诺图：第二步第二步, 在原变量标注区域选在原变量标注区域选择卡诺

7、圈及其阻塞项：择卡诺圈及其阻塞项：第三步第三步, 写出没有反变量输入的逻辑表达式：写出没有反变量输入的逻辑表达式：ABDCDABDBCCABDAABDCDABDBCCABDAF CDAB000111100010111111110111636465666768没有增加圈数6970)12,11,10, 3 , 2 , 1 ()13,11,10, 5 , 4()13,12,11,10, 4 , 2(321mFmFmF7172DCBCBADBADCABFCBADCBDCBAFDCBCBACABDCBAF321737475767778791ty1ty+1.5ty=2.5ty2.5ty+1ty=3.5ty

8、3.5ty+1.5ty=5ty2.5ty+1.5ty=4ty4ty+1ty=5tyH2.5ty2.5ty2.5ty802.5ty2.5ty2.5ty2.5ty5ty5ty7.5ty7.5ty10ty10ty12.5ty12.5ty81本例要求四位加法器的最长加法时间不能超过90ns，因而不能采用上述加法器结构82Ci-1HiBiAi本地进位Gi传送进位HiCi-18384获得输入2.5ty后即可得到C1-C4852.5ty5ty7.5ty868788该译码器线路是最简单的，且速度最快。要求提供原、反变量输入的前级门电路至少能带8个负载门要求与非门有四个输入端8990n每个门的输入端为2个n每个

9、门的最大负载为4个n只要求提供原、反变量输入的前级线路能带2个负载门919293949596979899100A101102103104105106107108109110输入A8,A4,A2,A1 B8,B4,B2,B1低位8421码加法器来的进位未经修正的二进制加法结果修正后的本位8421码加法结果本位向高位8421码加法器的进位111112任意项113114115输入：如0101输出：如11010011116117118119120121122123多路输入控制端单路输出124125126127128选择器1的选通端，低电平有效选择器2的选通端，低电平有效控制端选择器1的4路数据输入选择

10、器2的4路数据输入选择器1的输出端选择器2的输出端129130课本P116 练习22(1)(2)131132133134135136137138课本P116 练习3: 23(1)(2)139140141142课本P116 练习3: 22(3)143144145选通输入端：只有当S1S2=00时，该译码器才工作译码信号输入端输出端：f0-f15中的某一个将根据输入A0-A3的状态置低电平且其他输出端为高电平。146147低电平选通输出端数据输入地址输入端：8421码输出：当输入为某一8421码时，相应的某一输出将为0，其他输出都为1148C B A对于译码器而言，当输入为某一8421码时，相应的某一输出fi=0，而其他输出都为1。将译码器输出端与数据选择器中相应的数据输入端相连，则若ABC=DEF，则数据选择器正好将译码器的这个fi=0输出，得到F=0；反之，得到F