第四章_7_MSI组合逻辑电路(一)

1、南京邮电大学 电子电路教学中心1编码：在数字技术中，通常用二进制数码编码：在数字技术中，通常用二进制数码0和和1构构成的一组有序组合（称为代码）来表示各种对象成的一组有序组合（称为代码）来表示各种对象（如十进制数、字符等）。这一指定过程，称为（如十进制数、字符等）。这一指定过程，称为编码。编码。第二节第二节 中规模集成组合逻辑电路中规模集成组合逻辑电路 一、编码器一、编码器 南京邮电大学 电子电路教学中心21. 二进制编码器二进制编码器 2n个互不相同的状态个互不相同的状态(1) 83线普通编码器线普通编码器(共需共需n位码元位码元)2n个代码个代码123456ABCD654321DCBATi

2、tleNumberRevisionSizeBDate:15-Feb-2002Sheet of File:C:Program FilesDesign Explorer 99 SELibraryYangHengXinMyDesign.ddbDrawn By:11111111&CBAIIIIIII0123456I7I0I7：输入端：输入端 A、B、C：输出端：输出端 图图 4.2.1南京邮电大学 电子电路教学中心3输输入入8个互斥的信号个互斥的信号输输出出3位二进制代码位二进制代码真值表真值表 输输 入入 输输 出出 I0 I1 I2 I3 I4 I5 I6 I7 A B C 1 0 0 0

3、 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1 南京邮电大学 电子电路教学中心4753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a) 由或门

4、构成(b) 由与非门构成111&逻逻辑辑表表达达式式逻辑图逻辑图南京邮电大学 电子电路教学中心5(2) 83线优先编码器线优先编码器74148 在优先编码器中优先级别高的信号排斥在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。级别低的，即具有单方面排斥的特性。 设设I7的优先级别最高，的优先级别最高，I6次之，依此类推，次之，依此类推，I0最低。最低。输 入I7 I6 I5 I4 I3 I2 I1 I0输 出Y2 Y1 Y010 10 0 10 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1

5、11 1 01 0 11 0 00 1 10 1 00 0 10 0 0真真值值表表南京邮电大学 电子电路教学中心612463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY逻辑表达式逻辑表达式南京邮电大学 电子电路教学中心7逻辑图逻辑图111111&1&Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I08线线-3线线优优先先编编码码器器如果要求输出、输入均为反变量，

6、则只要在图中如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。的每一个输出端和输入端都加上反相器就可以了。南京邮电大学 电子电路教学中心8ST为使能输入端，低电平有效。为使能输入端，低电平有效。YS为使能输出端，通常接至为使能输出端，通常接至低位芯片的端。低位芯片的端。YS和和ST配合可以实现多级编码器之间的优先配合可以实现多级编码器之间的优先级别的控制。级别的控制。YEX为扩展输出端，是控制标志为扩展输出端，是控制标志, YEX 0表示是编码输出；表示是编码输出； YEX 1表示不是编码输出。表示不是编码输出。集成集成3 3位二进制优先编码器位二进制优先编

7、码器74LS14874LS148VCC YS YEX I3 I2 I1 I0 Y0I4 I5 I6 I7 ST Y2 Y1 GND 16 15 14 13 12 11 10 974LS148 1 2 3 4 5 6 7 8 Y2 Y1 Y0 YS YEXST I7 I6 I5 I4 I3 I2 I1 I0 6 7 9 15 1474LS148 5 4 3 2 1 13 12 11 10(a) 引脚排列图(b) 逻辑功能示意图YENEN南京邮电大学 电子电路教学中心9集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的真值表的真值表输输入入：逻辑：逻辑0(0(低电平）

8、有效低电平）有效输输出出：逻辑：逻辑0(0(低电平）有效低电平）有效输 入输 出ST01234567 IIIIIIII012 YYYEXYSY10000000001 1 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 01 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 11 00 10 10 10 10 10 10 10 1ENYEN停用停用无输入无输入南京邮电大学 电子电路教学中心10集成集成3 3位二进制优先编码器位二进制

9、优先编码器74LS14874LS148的级联的级联16线线-4线优先编码器线优先编码器优先级别从015 II递降 Y0 Y1 Y2 Y3 YEX Y0 Y1 Y2 YEXYS 低位片 ST I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 YEXYS 高位片 ST I0 I1 I2 I3 I4 I5 I6 I7I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15&ENENYENYEN南京邮电大学 电子电路教学中心11输 入I输 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I

10、6)7(I7)8(I8)9(I9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1(1) 8421 BCD码编码器码编码器输输入入10个互斥的数码个互斥的数码输输出出4位二进制代码位二进制代码真真值值表表2. 二二-十进制编码器十进制编码器 南京邮电大学 电子电路教学中心129753197531076327632176547654298983IIIIIIIIIIYIIIIIIIIYIIIIIIIIYIIIIY逻辑表达式逻辑表达式I9 I8 I7I6I5I4 I3I2 I1 I0Y3 Y2 Y1 Y0(a

11、) 由或门构成1111I9 I8 I7I6I5I4 I3I2 I1 I0(b) 由与非门构成Y3 Y2 Y1 Y0&逻辑图逻辑图南京邮电大学 电子电路教学中心13I9 I8 I7 I6 I5 I4 I3 I2 I1 I0Y3 Y2 Y1 Y01 0 1 0 0 1 0 0 0 10 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0

12、0 0真值表真值表优先级别从 I9至 I0递降(2) 8421 BCD码优先编码器码优先编码器南京邮电大学 电子电路教学中心14逻辑表达式逻辑表达式124683468568789123456789345678956789789902458934589689789234567893456789678978914895896897894567895678967897892898993IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIII

13、IYIIIIIY南京邮电大学 电子电路教学中心15逻辑图逻辑图11111111 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y01 &1 &1&1在每一个输入端和输出端都加上反相器，便可得到输入和输出均为反变量的 8421 BCD 码优先编码器。10线-4线优先编码器南京邮电大学 电子电路教学中心16 16 15 14 13 12 11 10 974LS147 1 2 3 4 5 6 7 8VCC NC Y3 I3 I2 I1 I9 Y0I4 I5 I6 I7 I8 Y2 Y1 GND集成集成10线线-4线优先编码器线优先编码器输入端和

14、输出端都是低电平有效南京邮电大学 电子电路教学中心17小结小结 用二进制代码表示特定对象用二进制代码表示特定对象的过程称为编码；实现编码操作的过程称为编码；实现编码操作的电路称为编码器。的电路称为编码器。 编码器分二进制编码器和二编码器分二进制编码器和二- -十进制编码器，各种编码器的十进制编码器，各种编码器的工作原理类似，设计方法也相同。工作原理类似，设计方法也相同。集成二进制编码器和集成十进制集成二进制编码器和集成十进制编码器均采用优先编码方案。编码器均采用优先编码方案。南京邮电大学 电子电路教学中心18二、译码器二、译码器 1.二进制译码器二进制译码器 把代码状态的特定含义翻译出来的过程

15、称为译码，把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实现译码操作的电路称为译码器。 设二进制译码器的输入端为设二进制译码器的输入端为n个，则输出端为个，则输出端为2n个，且对应于输入代码的每一种状态，个，且对应于输入代码的每一种状态，2n个输出中个输出中只有一个为只有一个为1（或为（或为0），其余全为），其余全为0（或为（或为1）。）。 二进制译码器可以译出输入变量的全部状态，二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。故又称为变量译码器。南京邮电大学 电子电路教学中心19123456ABCD654321DCBAT itleNum berR ev

16、isionSizeBDate:16-Feb-2002Sheet of File:C :Program FilesDesign E xplorer 99 SE L ibraryYangHengXinM yDesign.ddbDrawn B y:&11111&ENAAYYYY012301图图 4.2.5 (a) 逻辑图逻辑图123456ABCD654321DCBATitleNumberRevisionSizeBDate:16-Feb-2002Sheet of File:C:Program FilesDesign Explorer 99 SELibraryYangHengXinMyD

17、esign.ddbDrawn By:AAYYYYEN0130122/4(b) 简化符号简化符号E：使能端，低电平有效；：使能端，低电平有效； A1 、A0 地址输入端；地址输入端； Y3Y0 译码输出端；译码输出端； (1) 2 4 线译码器线译码器 南京邮电大学 电子电路教学中心20表表 4.2.4 24 线译码器的功能表线译码器的功能表 1 1 0 11 000001EN使能使能输入输入1 1 1 01 11 0 1 10 10 1 1 1 0 01 1 1 1 Y0 Y1 Y2 Y3A1 A0 输输 出出输输 入入E=0 时，器时，器件工作，算出件工作，算出 输入的一组二输入的一组二进制

18、代码对应进制代码对应的十进制数，的十进制数，以此数作为下以此数作为下标的输出端被标的输出端被选中选中(输出输出0)。南京邮电大学 电子电路教学中心2124线译码器的逻辑表达式线译码器的逻辑表达式；器件不工作；器件不工作 ；器件工作；器件工作EN=1，Yi =1 ( i = 0,1,2,3 )EN=0，Yi = mi ( i = 0,1,2,3 )图图 4.2.6 双双24线译码器线译码器74139的简化逻辑符号的简化逻辑符号123456ABCD654321DCBAT itleN um berR evisionSizeBD ate:17-Feb-2002Sheet of File:C :Prog

19、ram FilesD esign E xplorer 99 SE L ibraryY angH engX inM yD esign.ddbD raw n B y:1Y1Y1Y1Y2Y2Y2Y2Y1A1A1EN2EN2A2A01010123012374139南京邮电大学 电子电路教学中心22A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0

20、 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1真值表真值表输输入入：3位二进制代码位二进制代码输输出出：8个互斥的信号个互斥的信号(2) 3 8 线译码器线译码器 南京邮电大学 电子电路教学中心2301270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0逻辑表达式逻辑表达式逻辑图逻辑图电路特点电路特点：与门组成的阵列：与门组成的阵列3 线-8 线译码器南京邮电大学 电子电路教学中心24集成二进制译码器集成二进制译码器

21、74LS138 16 15 14 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6A0 A1 A2 G2A G2B G1 Y7 GND74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 G2A G2B G1Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a) 引脚排列图(b) 逻辑功能示意图A2、A1、A0为二进制译码输入端， 为译码输出端（低电平有效），G1、 、为选通控制端。当G11、 时，译码器处于工作状态；当G10、时，译码器处于禁止状态。07YYAG

22、2BG2022BAGG122BAGG南京邮电大学 电子电路教学中心25真值表真值表输 入使 能选 择输 出G1 2GA2 A1 A001234567 YYYYYYYY 1 0 1 01 01 01 01 01 01 01 00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1

23、 1输输入入：自然二进制码：自然二进制码输输出出：低电平有效：低电平有效BAGGG222南京邮电大学 电子电路教学中心26Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10Y11 Y12 Y13 Y14 Y15使能译码输出 A0A1A2 A3 “1”译码输入 A0A1A2 STA STB STC低位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0A1A2 STA STB STC 高位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y774LS138的级联的级联4 线-16 线译码器南京邮电大学 电子电路教学中心2738线译码器线译码器74138的逻辑表达式的逻辑表达式；器

24、件不工作 ；器件工作E1=1和E2A+E2B=0同时满足，Yi = mi ( i = 0,1,7 )E1=1和E2A+E2B=0不同时满足，Yi =1 ( i = 0,1,7 )(3) 使能端的作用使能端的作用 扩展地址输入端扩展地址输入端 南京邮电大学 电子电路教学中心28123456ABCD654321DCBATitleNumberRevisionSizeBDate:17-Feb-2002Sheet of File:C:Program FilesDesign Explorer 99 SELibraryYangHengXinMyDesign.ddbDrawn By:1Y1Y1Y1Y2Y2Y2

25、Y2Y1A1A1EN2EN2A2A010101230123741391AAAYYYYYYYY01234567012图图 4.2.8 (a) 南京邮电大学 电子电路教学中心29表表 4.2.6 24 线译码器扩展为线译码器扩展为 38 线译码器的真值表线译码器的真值表 1 1 1 1 1 1 1 0 1 0 1 1 1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A2 A1 A0 1 0 1 0 1 0 0 1 0 1 0 1 0 11EN 2EN 使使能能输入输入 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 0 0 1 1 1 0 1 1 1 1 0 1

26、 1 1 1 1 1 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 0 1 0 1 0 1 1 1 1 1 1 0 0 1 0 1 1 1 1 1 1 1 0 0 0 1Y0 1Y1 1Y2 1Y3 2Y0 2Y1 2Y2 2Y3 A2 A1 A0 输输 出出 输输 入入 南京邮电大学 电子电路教学中心30123456ABCD654321DCBATitleNumberRevisionSizeBDate:17-Feb-2002Sheet of File:C:Program FilesDesign Explorer 99 SELibraryYangHengXinMyDesign.dd

27、bDrawn By:(1)(2)100YYY Y Y Y YYY YYY Y Y Y YAAAA0123012345678910 111213 14 15 Y Y Y Y Y Y Y YAAAEEE0112A012345677413822B Y Y Y Y Y Y Y YAAAEEE0112A012345677413822B图图 4.2.8 (b) 将将3-8线译码器扩展为线译码器扩展为4-16线译码器线译码器 南京邮电大学 电子电路教学中心31 构造数据分配器构造数据分配器 123456ABCD654321DCBATitleNumberRevisionSizeBDate:17-Feb-200

28、2Sheet of File:C:Program FilesDesign Explorer 99 SELibraryYangHengXinMyDesign.ddbDrawn By:AAYYYYEN0130122/4ABDYYYY0123123456ABCD654321DCBATitleNumberRevisionSizeBDate:17-Feb-2002Sheet of File:C:Program FilesDesign Explorer 99 SELibraryYangHengXinMyDesign.ddbDrawn By:DA BYYYY0123(b) 图图 4.2.9 (a) 例如：例

29、如：AB = 00，则输出选中，则输出选中Y0通道，通道，Y0 = D。 因为因为 D = 0， Y0 = 0；D = 1，Y0 = 1 。所以，所以，Y0 = D。南京邮电大学 电子电路教学中心32用译码器设计组合逻辑电路用译码器设计组合逻辑电路 原理：译码器每个输出端分别与某一个最小项（原理：译码器每个输出端分别与某一个最小项（高电平译码）或高电平译码）或某一个最小项非某一个最小项非（低电平译码）（低电平译码）相对应。相对应。例例1 用用74138实现函数实现函数 F = AB + AC 。解：解：F (A,B,C) = AB + AC = m4 + m6 + m7 = m4 + m6 +

30、 m7 = m4 m6 m7 = Y4 Y6 Y7 南京邮电大学 电子电路教学中心33123456ABCD654321DCBATitleNumberRevisionSizeBDate:17-Feb-2002Sheet of File:C:Program FilesDesign Explorer 99 SELibraryYangHengXinMyDesign.ddbDrawn By:&ABCVCCF Y Y Y Y Y Y Y YAAAEEE0112A012345677413822B图图 4.2.10 (a) 南京邮电大学 电子电路教学中心34另，F (C,B,A) = AB + AC

31、= m1 + m3 + m7 = m1 + m3 + m7 = Y1 Y3 Y7 123456ABCD654321DCBATitleNumberRevisionSizeBDate:17-Feb-2002Sheet of File:C:Program FilesDesign Explorer 99 SELibraryYangHengXinMyDesign.ddbDrawn By:& Y Y Y Y Y Y Y YAAAEEE0112A012345677413822BCBAVCCF图 4.2.10 (b) 南京邮电大学 电子电路教学中心35例例2 用用74138设计一个多输出组合网络，它的

32、输设计一个多输出组合网络，它的输入为入为A、B、C三个变量，输出为下面三个函数。三个变量，输出为下面三个函数。F3 = A + B + CF2 = A + CF1 = AC + BC 解：解：F1(A,B,C) = AC + BC = m1 + m5 + m7= m1 m5 m7 F2(A,B,C) = A + C = m0+m2+m4+m5+m6+m7南京邮电大学 电子电路教学中心36= m0+m2+m4+m5+m6+m7= m1 + m3 = m1 m3 = Y1 Y3 F3(A,B,C) = A+B+C = A B C = m0 =Y0123456ABCD654321DCBATitleN

33、umberRevisionSizeBDate:17-Feb-2002Sheet of File:C:Program FilesDesign Explorer 99 SELibraryYangHengXinMyDesign.ddbDrawn By:&ABCVFFF123CC Y Y Y Y Y Y Y YAAAEEE0112A012345677413822B图图 4.2.11 南京邮电大学 电子电路教学中心37二二-十进制译码器的输入是十进制数的十进制译码器的输入是十进制数的4位二进位二进制编码（制编码（BCD码），分别用码），分别用A3、A2、A1、A0表示；表示；输出的是与输出的是与10个十进制数字相