(完整版)集成电路设计复习题及解答

1、集成电路设计复习题绪论1画出集成电路设计与制造的主要流程框架2集成电路分类情况如何？集成电路设计1层次化、结构化设计概念，集成电路设计域和设计层次2什么是集成电路设计？集成电路设计流程。(三个设计步骤：系统功能设计逻辑和电路设计版图设计)3模拟电路和数字电路设计各自的特点和流程4版图验证和检查包括哪些内容？如何实现？5版图设计规则的概念，主要内容以及表示方法。为什么需要指定版图设计规则？6. 集成电路设计方法分类？(全定制、半定制、PLD)7标准单元/门阵列的概念，优点/缺点，设计流程8PLD设计方法的特点，FPGA/CPLD的概念9. 试述门阵列和标准单元设计方法的概念和它们之间的异同点。1

2、0. 标准单元库中的单元的主要描述形式有哪些？分别在IC设计的什么阶段应用？11.集成电路的可测性设计是指什么？Soc设计复习题1. 什么是SoC？2. SoC设计的发展趋势及面临的挑战？3. SoC设计的特点?4. SoC设计与传统的ASIC设计最大的不同是什么？5. 什么是软硬件协同设计？6. 常用的可测性设计方法有哪些？7. IP的基本概念和IP分类8. 什么是可综合RTL代码？9. 么是同步电路，什么是异步电路，各有什么特点？10. 逻辑综合的概念。11. 什么是触发器的建立时间(SetupTime),试画图进行说明。12. 什么是触发器的保持时间(HoldTime),试画图进行说明。

3、13. 什么是验证，什么是测试，两者有何区别？14. 试画图简要说明扫描测试原理。绪论1、画出集成电路设计与制造的主要流程框架。2、集成电路分类情况如何？r双极型单片集成类PMOSNMOSCMOS集成按规模分按功能分混合集成SSIMSIULSIGSI-ife-模拟电路组路线BiMOS型X混合集成混合集成合序性线逻辑电逻辑电电路性电BiMOSBiCMOS数按应用领域分字模类拟混合电路集成电路设计1层次化、结构化设计概念，集成电路设计域和设计层次分层分级设计和模块化设计将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终

4、的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。从层次和域表示分层分级设计思想域：行为域：集成电路的功能结构域：集成电路的逻辑和电路组成物理域：集成电路掩膜版的几何特性和物理特性的具体实现层次：系统级、算法级、寄存器传输级(也称RTL级)、逻辑级与电路级2什么是集成电路设计？集成电路设计流程，根据电路功能和性能的要求，在正确选择系统配置、电路形式、器件结构工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期，以保证全局优化，设计出满足要求的集成电路。三个设计步骤：系统功能设计，逻辑和电路设计，版图设计3模拟电路和数字电路设计各自的特

5、点和流程A.数字电路：RTL级描述逻辑综合(Synopsys,Ambit)逻辑网表人工设计后进行原理图输入，再进行逻辑模拟浦卫！I：胆输入忖庁井折址优化逻辑模拟与验证，时序分析和优化难以综合的也r订Dg/VH0l7i仿艮粘I'逻弭仿点罂!V1时严，页抿、功耗穿调用单元库完成；没有单元库支持：对各单元进行电路设计，通过电路模拟与分析，预测电路的直流、交流、瞬态等特性，之后再根据模拟结果反复修改器件参数，直到获得满意的结果。由此可形成用户自己的单元库；单元库：一组单元电路的集合；经过优化设计、并通过设计规则检查和反复工艺验证，能正确反映所需的逻辑和电路功能以及性能，适合于工艺制备，可达到最

6、大的成品率。Foundry设计中心寄存器传输级存为描述单元库由厂家（Foundary）提供，也可由用户自行建立B.模拟电路：尚无良好的综合软件RTL级仿真通过后，根据设计经验进行电路设计原理图输入电路模拟与验证模拟单元库逻辑和电路设计的输出：网表（元件及其连接关系）或逻辑图、电路图。软件支持：原理图软件、逻辑综合、逻辑模拟、电路模拟、时序分析等软件（EDA软件系统中已集成）。4集成电路设计方法分类全定制、半定制、PLD5标准单元/门阵列的概念，优点/缺点，设计流程门阵列：（设计流程）概念：形状和尺寸完全相同的单元排列成阵列，每个单元内部含有若干器件，单兀之间留有布线通道，通道宽度和位置固定,并

7、预先完成接触孔和连线以外的芯片加工步骤，形成母片根据不同的应用，设计出不同的接触孔版和金属连线版，单元内部连线及单元间连线实现所需电路功能采用母片半定制技术门阵列方法的设计特点：设计周期短，设计成本低，适合设计适当规模、中等性能、要求设计时间短、数量相对较少的电路疔为仿真型试/封装不足：设计灵活性较低；门利用率低；芯片面积浪费;速度较低；功耗较大。融亠一咖一彌建j；MS钢洞i逐携厂$防注斛赭与门翎翘一种库单元设计方法，属基于单元的布图方法需要全套掩膜版：定制方法概念：从标准单元库中调用事先经过精心设计的逻辑单元，并排列成行，行间留有可调整的布线通道，再按功能要求将各内部单元以及输入/输出单元连

8、接起来，形成所需的专用电路芯片布局：芯片中心是单兀区，输入/输出单元和压焊块在芯标准单元：（设计流程）片四周，基本单元具有等高不等宽的结构，布线通道区没有宽度的限制，利于实现优化布线。SC方法特点：需要全套掩膜版，属于定制设计方法门阵列方法：合适的母片，固定的单元数、压焊块数和通道间距标准单元方法：可变的单元数、压焊块数、通道间距，布局布线的自由度增大较高的芯片利用率和连线布通率依赖于标准单元库，SC库建立需较长的周期和较高的成本，尤其工艺更新时适用于中批量或者小批量但是性能要求较高的芯片设计6PLD设计方法的特点，FPGA/CPLD的概念概念：用户通过生产商提供的通用器件自行进行现场编程和制

9、造，或者通过对与或矩阵进行掩膜编程，得到所需的专用集成电路编程方式：现场编程：采用熔断丝、电写入等方法对已制备好的PLD器件实现编程，不需要微电子工艺，利用相应的开发工具就可完成设计，有些PLD可多次擦除，易于系统和电路设计。掩膜编程：通过设计掩膜版图来实现所需的电路功能，但由于可编程逻辑器件的规则结构，设计及验证比较容易实现。PLD和FPGA设计方法的特点现场编程：功能、逻辑设计0网表PLD器件一硬件编程器一编程软件掩膜编程：PLA版图自动生成系统，可以从网表直接得到掩膜版图设计周期短，设计效率高，有些可多次擦除，适合新产品开发FPGA与CPLD的区别：1、CPLD内部结构Productte

10、rm程序存储内部EEPROMSRAM，资源类型组合电路资源丰富集成度低使用场合完成控制逻辑速度慢其他资源保密性可加密FPGALookupTable外挂EEPROM触发器资源丰富高能完成比较复杂的算法快EAB，锁相环一般不能保密2、FPGA采用SRAM进行功能配置，可重复编程，但系统掉电后，SRAM中的数据丢失。因此，需在FPGA外加EPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。CPLD器件一般采用EEPROM存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丢失，适于数据的保密。3、FPGA器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的组合

11、电路则需要几个CLB结合起来实现。CPLD的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。4、FPGA为细粒度结构，CPLD为粗粒度结构。FPGA内部有丰富连线资源，CLB分块较小，芯片的利用率较高。CPLD的宏单元的与或阵列较大，通常不能完全被应用，且宏单元之间主要通过高速数据通道连接，其容量有限，限制了器件的灵活布线，因此CPLD利用率较FPGA器件低。5、FPGA为非连续式布线，CPLD为连续式布线。FPGA器件在每次编程时实现的逻辑功能一样，但走的路线不同，因此延时不易控制，要求开发软件允许工程师对关键的路线给予限制。CPLD每次布线路径一样，CPLD的连续式互连结

12、构利用具有同样长度的一些金属线实现逻辑单元之间的互连。连续式互连结构消除了分段式互连结构在定时上的差异，并在逻辑单元之间提供快速且具有固定延时的通路。CPLD的延时较小。7试述门阵列和标准单元设计方法的概念和它们之间的异同点。门阵列设计方法：半定制标准单元设计方法：定制8标准单元库中的单元的主要描述形式有哪些？分别在IC设计的什么阶段应用？标准单元库：标准单元库中的单元是用人工优化设计的，力求达到最小的面积和最好的性能，完成设计规则检查和电学验证描述电路单元在不同层级的属性的一组数据逻辑符号（L）：单元名称与符号、I/O端：用于逻辑图功能描述电路结构、电学指标拓扑版图（O）：拓扑单元名、单元宽

13、度高度、I/O位置及名称掩膜版图（A）不同设计阶段调用不同描述9集成电路的可测性设计是指什么？可测性设计是在尽可能少地增加附加引线脚和附加电路，并使芯片性能损失最小的情况下，满足电路可控制性和可观察性的要求可控制：从输入端将芯片内部逻辑电路置于指定状态可观察：直接或间接地从外部观察内部电路的状态SOC设计复习题1.什么是SoC？包括一个或多个计算“引擎”（微处理器/微控制器/数字信号处理器）、至少十万门的逻辑和相当数量的存储器。2.SoC设计的发展趋势及面临的挑战?集成密度吋序收敛/一'V可制造性功耗J设it/信号殳计完整性r0.25gm0.180.13pin90nm65nm设计挑战集

14、成的晶体管数2000200220042006工艺上能够达到的最小特征尺寸1000000CX)10000000年份3.SoC设计的特点?一个完整的SoC设计包括系统结构设计（也称为架构设计），软件结构设计和ASIC设计（硬件设计）。（不太确定）4SoC设计与传统的ASIC设计最大的不同是什么？A. SoC设计更需要了解整个系统的应用，定义出合理的芯片架构，使得软硬件配合达到系统最佳工作状态。因而，软硬件协同设计被越来越多地采用。B. SoC设计是以IP复用或更大的平台复用为基础的。因而，基于IP复用的设计是硬件实现的特点。5什么是软硬件协同设计？软硬件协同设计指的是软硬件的设计同步进行，在系统的

15、初始阶段，两者就紧密相连（下面这种描述方法是从百度上来的）软硬件协同设计是指对系统中的软硬件部分使用统的描述和工具进行集成开发，可完成全系统的设计验证并跨越软硬件界面进行系统优化。6常用的可测性设计方法有哪些？内部扫描测试设计，自动测试矢量生成，存储器内建自测试，边界扫描测试7.IP的基本概念和IP分类IP是知识产权的意思，指一种事先定义，经验证可以重复使用的，能完成某些功能的组块在集成电路行业里，IP通常是指硅知识产权（SiliconIntellectualProperty）,即IP核。依设计流程区分：软核、硬核、固核依差异化程度来区分：基础IP、标准IP、明星IP8. 什么是可综合RTL代

16、码?输入为可综合的RTL代码、约束条件和单元库(即工艺库)，输出的是门级网表。(不知道是不是这么回答)9. 什么是同步电路，什么是异步电路，各有什么特点？同步电路，即电路中的所有受时钟控制的单元，如触发器(FlipFlop)或寄存器(Register)，全部由一个统一的全局时钟控制。全异步设计跟同步设计最大的不同就是它的电路中的数据传输可以在任何时候发生，电路中没有一个全局的或局部的控制时钟。同步电路丄_L-ti|nA?异步电路优占八、1、在同步设计中，EDA工具可以保证电路系统的时序收敛，有效避免了电路设计中竞争冒险现象2由于触发器只有在时钟边缘才改变取值，很大限度地减少了整个电路受毛刺和噪

17、声影响的可能1、模块化特性突出2、对信号的延迟不敏感3、没有时钟偏斜问题4、有潜在的高性能特性5、好的电磁兼容性6、具有低功耗的特性缺占八、1、时钟偏斜(ClockSkew)2、时钟树综合，需要加入大量的延迟单元，使得电路的面积和功耗大大增加3、时钟抖动(ClockJitter)1、设计复杂2、缺少相应的EDA工具的支持3、在大规模集成电路设计中应避免采用异步电路设计10. 逻辑综合的概念。逻辑综合是指使用EDA工具把由硬件描述语言设计的电路自动转换成特定工艺下的网表即从RTL级的HDL描述通过编译与优化产生符合约束条件的门级网表。11什么是触发器的建立时间(SetupTime)，试画图进行说明。指的是时钟信号变化之前数据保持不变的时间12什么是触发器的保持时间(H