数字电路中的时序问题

1、数字电路中的时序问题本章主要内容v时钟偏差和抖动对性能和功能的影响v其他时序方法v同步问题v时钟产生引言v所有时序的共同特征：如果要使电路正确工作就必须严格执行预先明确定义好的开关事件的顺序。v同步系统方法，即采用全局分布的周期性同步信号(即全局时钟信号)使系统中所有存储单元同时更新。v电路的功能性是通过对时钟信号的产生以及它们在遍布整个芯片的存储单元上的分布实行某些严格的限定来保证的，违背这些限定常常会使功能出错。v时序方法分为两类：同步时钟偏差（空间）和时间抖动（时间） 异步不需要全局分布时钟故避免时钟的不确定性1.数字系统的时序分类v信号根据它们与本地时钟的关系来分类：v只在预先决定的时

2、间周期上发生翻转的信号相对于系统时钟可分为同步的、中等同步的或近似同步的。v可以在任意时间发生翻转的信号称异步信号同步互连v一个同步信号具有与本地时钟完全相同的频率并与该时钟保持一个已知的固定相位差。Combina t io n alLogicR1R2CinCoutOutInCLK中等同步互连v一个中等同步信号不仅与本地时钟具有同样的频率，而且相对于该时钟具有未知的相位差近似同步互连v一个近似同步信号是一个频率与本地时钟频率名义上相同但其真正频率却稍有不同的信号。这会使相位差随时间漂移。当两个相互作用的模块具有由各自的晶体振荡器产生的独立时钟时，就很容易发生这一现象。由于被传送的信号可能以与本

3、地时钟不同的速率到达接收模块，所以需要运用缓冲技术以保证能接收到所有的数据，通常近似同步互连只发生在包含长距离通信的分布系统中，这是因为芯片级甚至板级电路一般都使用同一个振荡器来产生本地时钟。异步互连v异步信号可以在任何时候随意变化，并且它们不服从任何本地的时钟。因此，把这些随意的变化映射到一个同步的数据流中并不容易。通过检测这些变化并将等待时间引入到与本地时钟同步的数据流中就可以同步异步信号、然而，一个更加自然地处理异步信号的方法就是去掉本地时钟并采用自定时的异步设计方法。在这一方法中，模块之间的通信由握手协议控制它保证了正确的操作次序。异步设计的优点在于计算以逻辑块的本地速度进行，而且只要

4、有了合法数据，逻辑块就能随时进行计算。这一方法不需要解决时钟的偏差问题，且是一种非常模块化的方法，即块与块之间的相互作用只是简单地通过一握手过程来完成。但是，这些协议增加了电路的复杂性以及通信开销，而这会影响性能。2.同步设计v同步设计原理v寄存器的“污染”或最小延时( )和最大传播延时( )v寄存器的建立时间( )和维持时间( )。v组合逻辑的污染延时( )和最大延时( )：v时钟CLK1和CLK2 的上升沿相对于全局参照时钟的位置(分别CLK1和CLK2 )logictcd,qct qct sutholdtcdlogic,tlogictv在理想情况下，Tclk1=Tclk2，因此这一时序电

5、路要求的最小时钟周期仅取决于最坏情况的传播延时。周期必须足够长，以便在时钟的下一个上升沿之前数据能够传播通过寄存器和逻辑并在目标寄存器处建立起来(满足建立时间要求)。正如在第7章中所见，这一约束由以下表达式给出：v v与此同时，目标寄存器的维持时间必须小于通过逻想网络的最小传播延时。v缺点：上述分析多少有点简单化因为时钟水远也不会是理想的。实际上不同的时钟事件既不是理想周期性的也不是完全同步的。由于工艺和环境的变化，时钟信号同时会在空间和时间上发生偏差，这会导致性能下降或电路出错 v时钟偏差v在一个IC上i和j之间的时钟偏差为 这里ti和tj是该时钟上升沿相对于参照时钟的位置。考虑图10.5中

6、在寄存器Rl和R2之间传送数据。根据布线方向和时钟源的位置，时钟偏差可以有正有负。图106显示的是正偏差情况下的时序图。如图所示，在第二个寄存器处时钟上升沿延迟了一个正的 ： jittj , i v 时钟偏差是由时钟路径的静态不匹配以及时钟在负载上的差异造成的。根据定义，各个周期的偏差是相同的。这就是说，如果在一个周期CLK2落后于CLK1一个 ，那么在下一个周期它也将落后同一数量。需要注意的是时钟偏差并不造成时钟周期的变化，造成的只是相位的偏移。v时钟偏差现象无论对时序系统的性能还是功能都有很大的影响。首先，考虑时钟偏差对性能的影响。从图10.6中可以看到，由R1在边沿处采样的一个新输入将传

7、播通过组合逻辑并被R2在边沿处采样。如果时钟偏差为正，那么信号由R1传播到R2的可用时间就增加了一个时钟偏差值 。组合逻辑的输出必须在CLK2上升沿(点)的一个建立时问之前有效。于是对这一最小时钟周期的约束就可以推导如下： v这一公式提示我们时钟偏差实际上具有改善电路性能的可能。也就是电路可靠工作所要求的最小时钟周期随时钟偏差的增加而减小!这的确没错，但可惜的是，增加偏差会使电路对竞争情况更加敏感，而这有可能危及整个时序系统的正确工作v这一点可以用以下的例子来说明：再次假设输入In在CLK1的上升沿(即边沿)处被采样进入R1。R1输出端的新数据传播通过组合逻辑并且应当在CLK2的边沿之前有效。

8、然而，如果组合逻辑块的最小延时很小，那么R2的输入就有可能在时钟边沿之前改变导致求值出错。为了避免竞争，我们必须保证通过寄存器和逻辑的最小传播延时足够长，以使R2的输入在边沿之后的一段维持时间内保持有效。这一约束可以用公式表示成：v 图107显示的是 0-这相当于时钟布线的方向与数据通过流水线的方向一致见图10.8(a).在这种情形下，时钟偏差应严格控制并满足公式(10.4)。如果不能满足达一约束，那么无论什么样的时钟周期电路都会出错。降低一个边沿触发电路的时钟频率并不能帮助解决时钟偏差问题！所以在设计时必须满足对维持时间的约束。反之，正如公式（10.3）所示，正偏差能够增加电路的数据通过量。

9、即时钟周期可以缩短f，但这一改进的范围是有限的，因为较大的f值很快就会导致违反公式（10.4）v0-当时钟布线与数据的方向相反见图10.8(b)，时钟偏差为负值并显著提高了抗竞争的能力；如果维持时间是0或负值，竞争就可以被消除，因此以上公式可以无条件成立！所以在与数据相反的方向上布时钟线可以避免出错，但会降低电路的性能。 R1In(a) Pos it i v e s kewCombina t io n alLogicDQtCLK1CLKdelaytCLK2R2DQCombina t io n alLogictCLK3R3 DQdelayR1In(b) Neg a t i v e s kewCo

10、mbina t io n alLogicDQtCLK1delaytCLK2R2DQCombina t io n alLogictCLK3R3 DQdelayCLKv遗憾的是，由于在一般的逻辑电路中数据可以在两个方向上流动（如具有反馈的电路），所以这种消除竞争的方法并不总能奏效，下图显示的是根据数据传送的方向时钟偏差值可正可负。这种情况下，涉及者必须考虑最坏情况下的时钟偏差。v时钟抖动v时钟抖动是指在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或延长，是一个平均值为0 的随机变量。v绝对抖动（ ）是指在某一个给定位置处的一个时钟边沿相对于理想的周期性参照时钟边

11、沿在最坏情形下的变化（绝对值）v周期至周期抖动（ ）一般是指单个时钟周期相对于理想的参照时钟的时变偏离v在一个给定的空间位置i，jittertjitterTv抖动直接影响时序系统的性能。图10.11显示的了一个名义时钟周期以及周期的变化。在理想情况下，时钟周期起始于边沿2而结束于边沿5，其名义时钟周期为Tclk。然而，最坏情况发生在当前时钟周期的上升沿因抖动而延后（边沿3），而狭义个时钟周期的上升沿又因抖动而提前（边沿4），结果，在最坏的情况下可用来完成操作的总时间减少了 2 jitter2tjittertv偏差与抖动的来源v 一个理想的时钟定义为同时触发芯片上各种存储元件的周期性情号。然而由

12、于制造工艺和环境变化的不同，时钟并不那么理想。为了说明偏差和抖动的来源，考虑一个简化的典型时钟产生和分布网络如图1013所示。一个高频时钟可以由片外提供，也可以在片上产生。时钟从中心点出发，利用多条匹配路径向低层的时序元件分布。图中显示了两条路径c时钟路径包括导线以及相关的分布缓冲器、用以驱动互连线和负载。v 有许多原因使这两条并行路径不能有完全相同的延时。v 时钟不确定性的来源可以按几种方式来分类。首先，出错可以分为两类：系统错误和随机错误。系统错误名义上在不同的芯片之间是完全一样的并且是可以预见的(如每条时钟路径上的总负载电容不同)。从理论上讲，只要有足够好的模型和模拟工具，这类错误可以在

13、设计阶段进行模拟并予以纠正。简言之，系统错误可以通过测试一组芯片发现，然后通过调整设计来进行弥补。而随机错误是由于制造中的变化产生的，所以很难模拟和消除。v 时钟不一致(未对准)也可以分为静态的和时变的。例如，一个芯片上的温度梯度会在毫秒大小的时间上发生变化。虽然一个经一次校准的时钟网络易受由温度梯度变化引起的时变失配(时钟不一致)的影响。但热的变化对于一个带宽为几兆赫兹的反馈电路来说却显得相当稳定。另一个例子就是电源噪声。时钟网络是芯片上最大的信号网络，因此时钟驱动器的同时翻转会在电源上引起噪声，但这一高速的影响并不会引起时变失配，因为它对每个时钟周期都相同，并且以相同的方式影响每个时钟上升

14、沿。自然这一电源上的毛刺(glitch)如果在芯片各处不相同则仍然会引起静态失配。图10.14则表示在时序电路中偏差与抖动对边沿触发系统的影响。v来源： 时钟信号的产生 器件制造中的偏差 互连偏差 环境变化 电容耦合v时钟分布技术v 时钟偏差和抖动是数字电路中存在的主要问题，它们可能从根本上限制了数字系统的性能。因此在设计时钟网络时必须使这二者都最小。与此同时还应当密切注意与之相关的功耗问题。因为在大多数高速数字处理器中，大部分功率消耗在时钟网络中。为了降低功耗时钟网络必须支持时钟管理即具有中断部分时钟网络的能力。可惜的是，时钟门控选通会导致附加的时钟不确定性。v 本节将概述高性能时钟分布技术

15、的基本结构，并以Alpha微处理器中的时钟分布作为例子。在时钟网络的设计中有许多方面的自由度，包括导线材料的类型、基本的拓扑和层次、导线和缓冲器的尺寸、上升和下降时间以及负载电容的划分，等等。v时钟网络的结构 时钟网络一般都包括一个网络用来把全局参照时钟分布到芯片的各个部分，以及一个最后一级负责时钟的局部分布并同时考虑局部负载的不同情况。大多数时钟分布技术都利用这样一个事实，即从中央时钟源到时钟控制元件的绝对延时并没有什么关系只有在时钟控制点之间的相对相位才是重要的，因此一个通常的时钟分布方法是采用均衡的路径(称为树结构)。 v最常用的时钟分布技术是H树网络，如图10.19的一个4x 4处理器

16、阵列所示。首先把时钟连到芯片的中心点，然后包括匹配的互连线和缓冲器的均衡路径把参照时钟分布到每一个叶子节点上。在理想情况下，如果每一条路径绝对均衡，那么时钟偏差就为零。尽管一个信号也许需要多个时钟周期才能从中心点传播到每个叶子节点，但到达每个叶子节点处的时间却是完全相同的。然而在实际中，由于制造过程和环境的变化会造成时钟发生偏差和抖动。v另一种时钟分布的方法是采用图10.22的网格结构。网格结构一般用在时钟网络的最后一级，它把时钟分布到钟控元件负载上。这一方法与均衡RC方法在原理上不同：主要差别在于最后一个驱动器到每一个负载的延时并不匹配、但如果网格的尺寸很小，那么它的绝对延时也减到最小。v主

17、要优点是它允许在设计后期进行改动这是由于在芯片上的各个点处很容易得到时钟。v遗憾的是，由于该结构具有许多“多余”的互连线，所以它的功耗损失也相对较大。v时钟分布实例研究v Alpha21064处理器数字设备公司(DEC)的第一代A1pha微处理器(21064或Ev4)采用的是单个全局时钟驱动器。时钟负载电容在各个功能块中的分布情况见图10.23。时钟的总负载等于325nFf该处理器采用单相时钟方法，即把200MHz的时钟送到具有五级缓冲的二进制树结构中。时钟驱动器的输入被短接在一起以消除输入情号中的不平衡；最终的输出级位于芯片的中央，用来驱动时钟网络。时钟驱动器及其相关的预驱动器v Alpha

18、 21164微处理器-第二代A1pba微处理器(EV5)采用05umCMOS工艺，在一个16.5mm*18.1mm的芯片上集成了930万个晶体管，工作时钟频率为300 MHz。该处理器选用单相时钟方法并大量采用动态逻辑设计，造成了3.75nF的大时钟负载。整个时钟分布系统的功耗为20w，是该处理器总功耗的40。Clock DriversvAlpha21264处理器-在600MHZ的Alpha21264处理器中采用层次化的时钟技术，这是它与前两个处理器的重要差别。采用层次化的时钟技术可以在功耗和时钟偏差的控制之间均衡取舍。由于每个功能的时钟网络可以门控选通，因此可以降低功耗，同时由于局部时钟的灵

19、活性，设计者在模块层次上选用电路形式时有了很多的自由度。v时钟层次系统由一个遍布整个芯片的全局时钟网格（global clock grid)组成，称为GCLKPLL3.自定时电路设计v自定时逻辑-一种异步设计 前几节提议的同步设计方法假设了所有电路事件的发生都由一个中心时钟来协调控制。这些时钟具有两方面的作用： 保证了实际的时序约束条件能得到满足。下一个时钟周期只有在所有的逻辑翻转都己完成并且系统巳进入稳定状态时才能开始，这就保证了只有合法的逻辑值才会被用于下一轮的计算。简言之，用时钟来考虑逻辑门、时序逻辑元件和这线在最坏情况下的延时间题。 用时钟事件作为全局系统事件的逻辑排序机制。时钟提供了

20、决定何时发生何事的时间基础。在每次时钟翻转时就会开始许多操作来改变这一时序电路的状态。v考虑图1033中的流水线数据通路：在这一电路中数据变化在时钟的控制下通过各逻辑级。需要注意的是时钟周期应当选择得大于每一个流水级最坏情况下的延时，即 这将保证满足实际的约束条件。每次时钟翻转时，新的一组输人被采样并且又一次开始计算。系统的数据通过量(即每秒钟处理采样数据的数目)等于时钟的速率。但何时采样一个新的输人以及何时产生个输出则取决于系统事件的逻辑排序，在这个例子中这显然是由时钟来协调的；regpdpd3pd2pd1tt ,t ,t (maxT，） v为避免同步设计的一些问题，可采用异步设计来取消所有

21、的时钟，而更加稳妥地技术是自定时方法，它是局部解决时序问题。v图1034用流水线数据通路来说明这是如何实现的。假设每一个组合功能都有一种方式来表明白己已经完成了一组特定数据的计算。一个逻辑功能块的计算通过一个start(开始)信号来启动。这一组合逻辑块对输入数据进行计算，计算方式与数据情况有关(考虑实际的约束条件)。一旦计算完毕就产生一个Done(完成)标志信号。此外，运算器还必须互相发出信号说明它们是否已做好了接收下一个输入字的准备或是它们的输出端是否已有一个准备好可供使用的合法数据。相互发送通知信号保证了事件的逻辑排序，它可以借助另外的Ack(应答)和Req(请求)信号来达到这一目的。在流

22、水线数据通路的情形中，其按如下过程进行： 1.一个输入字到达，功能块F1的Req信号上升。如果此时F1没有运行，输入缓冲器就会传送数据，并且F1应答输入缓冲器以确认这一事实，此时输入缓冲器可以继续进行并取下一个字。 2.Start信号上升使F1运行。经过一段时间(取决于数据值和工作情况)Done信号升高，表明已完成计算。 3.向F2模块送出一个Req信号。如果这一功能块(F2)可以工作，传送出它的输出值，并且只会有一个信号Ack上升，此时Fl可以继续进行它的下一次计算。v同步器 判断一个异步信号是高电平还是低电平状态后才能进入同步环境。实现这一决定功能的电路称为同步器；v遗憾的是，要建立一个理

23、想的、总能做出合法回答的同步器是不可能的,一个同步器需要一些时间来做出决定，并且在某些情况下这一时间可能会任意长。因此一个异步同步接口总是易于出错，这称为同步失效。v设计者的任务就是保证这一失效的概率足够小因而不会干扰系统的正常工作。一般通过加长做出决定前的等待则可可以使这一失效概率以指数方式减小。但一般来说等待时间过长会影响系统的性能，所以应当尽量避免。4.同步器和判断器v 为了说明为什么等待有助于减少同步器的失效率，考虑图1053中的同步器。这个电路是一个锁存器，它在时钟的低相位期间是透明的并在时钟CLK的上升沿处采样输入信号。然而，由于被采样信号与时钟信号不同步，因此有违反锁存器的建立时

24、间或维持时间(这一概率与输入和时钟的翻转频率有很大的关系)。其结果是，一旦时钟升高，锁存器的输出就有可能处在不确定过渡区的某个地方。即便出现上述情况，被采样的信号最终还是会变为一个合法的0或l，因为锁存器只有两个稳定状态。v判断器v概念：是一个决定两个事件中哪一个先发生的单元，又称为互锁单元或互斥电路。v事实上，同步器是判断器的一种特殊情形，因为它决定一个信号翻转是发生在时钟事件之前还是之后，所以，同步器是其中一个输入连至时钟的判断器。v为了产生数字电路所要求的较高频率，一般采用一个锁相环（phase-locked loop，PLL）结构。一个PLL输入一个外部低频的参考晶体频率的信号并把它的

25、频率扩大一个有理数的倍数N。见图10.58左侧5.采用锁相环进行时钟综合和同步vPLL另一个重要的功能是对芯片之间的通信进行同步。如图10.58所示，一个参考时钟与正在通信的数据一起并行传送。由于芯片间的通信速率通常比片上时钟速率要低，所以将参考时钟分频。在芯片2 ，用参考时钟来同步所有的输入触发器，在数据总线较宽的情况下可以表现出很大的时钟负载。一个PLL能够使用时钟缓冲器相对于数据进行对准（即消除时钟偏差）。此外，PLL还可以以倍数输入的参考时钟频率，使第二个芯片的核心能够以比输入参考时钟更高的频率工作。v基本概念 对于具有相同频率的一组时钟周期信号，如果我们知道其中一个信号以及它相对其他信号的相位，那么这组信号就是确定的，如下图所示，相对相位是指两个信号相位之差。vPLL的组成功能块v电压控制振荡器（VCO） 一个VCO产生一个频率与输入控制电压Vcont成线性关系的周期信号。换言之，VCO频率可以表示为：v 相位检测器 相位检测器确定两个输入信号之间的相对相位差并输出一个正比于这一相位差的信号。相位检测器的一个时钟输入是一般产生于片外的参考时钟，而另一个时钟输入则是vco分频后的形