【EDA课程设计】--DDS信号发生器

1、电子课程设计DDS信号发生器合成器学院：专业班级：姓名：学号：指导老师：年12月2012直接数字频率合成器（DDS设计任务与要求直接数字频率综合技术，即DD或术，是一种新型的频率合成技术和信号产生方法。利用ED儆术和FPG取现直接数字频率合成器DDS勺设计。设计要求：1、利用QuartusII软件实验箱实现DDS勺设计；2、通过实验箱上的开关输入DDS勺频率和相位控制字,并能用示波器观察加以验证；3、系统具有清零和使能的功能；4、DDN的波形存储器模块用Altera公司的Cyclone系列FPGAK片中的RO破现。总体框图频率控制1、模块的功能(1)频率预置和调节电路不变量K相位控制图1DDS

2、总体框图称作相位增量，也叫频率控制字。此模块实现频率控制量的输入。(2)相位累加器相位累加器是一个带有累加功能的N位加法器，它以设定的N位频率控制字K作为步长进行线性累加，当其和满时，计数器清零，并进行重新运算，它使输出频率正比于时钟频率和相位增量之积。(3)相位寄存器相位寄存器是一个N位的寄存器，它对输入端输入的数据进行寄存，当下一个时钟到来时，输出寄存的数据。图2相位累加器相位累加器的组成=N位加法器+N位寄存器相位累加器的作用：在时钟的作用下，进行相位累加注意：当相位累加器累加满量时就会产生一次溢出，完成一个周期的动作。(4)正弦查找表正弦查找表ROhMDDSR关键的部分，也是最复杂的部

3、分，设计时首先需对正弦函数进行离散采样，接着将采样的结果放到ROM1块的对应存储单元中，每一位地址对应一个数值，输出为8位。ROMfr必须包含完整的正弦采样值，此设计采样256点，而且还要注意避免在按地址读取ROMJ容时可能引起的不连续点，避免量化噪音集中于基频的谐波上。地数波形ROM址据相位量化序列正弦幅度量化序列D位图3波形存储器作用：进行波形的相位-幅值转换原理:ROM的N位地址把00360。的正弦角度离散成具有2N个样值的序列的D位数据位则2N个样值的幅值量化为D位二进制数据D/A转换器转换器的作用：把已经合成的正弦波的数字量转换成模拟量。典型D/A转换器芯片DAC0832:DAC08

4、32是一个8位D/A转换器。单电源供电，从+5什+15V均可正常工作。基准电压的范围为正负10V;电流建立时间为1s；CMOS：艺，低功耗，仅20mWDAC0832专换器芯片为20引脚，双列直插式封装，具引脚排列如图4所示。1CSVDDWR1WR2ILEXFERVREFDI0RFBDI1IOUT1DI2IOUT2DI3DI4DI5DI6DI7GNDGND2021881917971112654161514耻13310图4DAC0832弓|脚图对各引脚信号说明如下： DI7DI0:转换数据输入。 CS:片选信号（输入），低电平有效。 ILE:数据锁存允许信号（输入），高电平有效。 WR1:写信号（

5、输入），低电平有效。 WR2:第2写信号（输入），低电平有效。 XFER数据传送控制信号（输入），低电平有效。 IOUT1、IOUT2:电流输出1、2,DAC专换器的特Tt之一是：Iout1+Iout2=常数 RFB反馈电阻端 VREF:基准电压，其电压可正可负，范围-10V+10V. DGND数字地 AGND模拟（6）低通滤波器低通滤波器的作用：滤除生成的阶梯正弦波中的高频成分，将其变成光ROM(5)D/A滑的正弦波。2、设计思路直接数字频率合成器（DirectDigitalFrequencySynthesizer）是一种基于全数字技术，从相位概念出发直接合成所需波形的一种频率合成技术。其电

6、路系统具有较高的频率分辨率，可以实现快速的频率切换（IO1LQJ4IO1LQJOJOM Mo.9a9a0.1D1DI|I|J111111o oQ串Q QI|J1113 3口E1E1I I- -r-r-让0.11i-in_J_J11一一-|L i i7 70.t t1 11:1 1L0.BDBDi1111r-o o. .EQEQnJI1Iu uz zK.E1E1j jL图5相位累加器的仿真波形仿真结果说明：由仿真波形图可知当来一个上升沿时输出频率控制字线性累加和。它以设定的8位频率控制字K作为步长来进行加法运算实现累加功能,当其和满时，计数器清零，并进行重新运算。SUM99勺VHD解序：LIBR

7、ARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSUM99ISPORT(K:INSTD_LOGIC_VECTOR(7DOWNTO0);CLK:INSTD_LOGIC;EN:INSTD_LOGIC;RESET:INSTD_LOGIC;OUT1:OUTSTD_LOGIC_VECTOR(7DOWNTO0);ENDENTITYSUM99;ARCHITECTUREARTOFSUM99ISSIGNALTEMP:STD_LOGIC_VECTOR(7DOWNTO0);BEGINPROCESS(CLK,EN,RESE

8、T)ISBEGINIFRESET=0THENTEMP=00000000”;ELSEIFCLKEVENTANDCLK=1THENIFEN=1THENTEMP=TEMP+K;ENDIF;ENDIF;ENDIF;OUT1=TEMP;ENDPROCESS;ENDARCHITECTUREART;模块二：相位寄存器REG1(B)相位寄存器REG健辑符号表3相位寄存器逻辑功能表输入输出CLKDQjttQ1Q2Q1Q2数据端D,用来输入被寄存的二进制信号；脉冲端CLK,在脉冲的上升沿到来时，Q随D变化;仿真结果:CLCLF F国0ru口整!DI3DI3口 nEnED D( (T T 回M Maroiaroid

9、indingtz。qC4qC4q(aq(a刖qEBqEB0 0图6相位寄存器REG酌仿真波形仿真结果说明：由仿真波形可看出相位寄存器的输出Q随输入端D而变化,当来一个时钟沿时，D就输入一个数，Q就随之而变化。并且存在一定延时。REG1的VHDL程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYREG1ISPORT(D:INSTD_LOGIC_VECTOR(7DOWNTO0);CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(7DOWNTO0);EirmdirfiunEirmdirfiunR-R-DMUIDMUI! !Emr

10、uliriiunW-wvcIurmrEmruliriiunW-wvcIurmrga&ftWiEga&ftWiEf8mlf8mli i- -nlnU-annlnU-an idi.Fmrannilidi.Fmrannil|运REELvwiREELvwipapaa a| | -|-|Ftantw.33.Ftantw.33.1 1noIrfamAnoIrfamA111raSl111raSl L LErdErdENDENTITYREG1;ARCHITECTUREARTOFREG1ISBEGINPROCESS(CLK)ISBEGINIF(CLKEVENTANDCLK=1)THENQcloc

11、kinst6(C)正弦查找表ROM逻辑符号表3ROM2568中的数据ILJIor-出海注液渔鹿AdldlrAdldlr+4+4J JT4*3*37 70 0DODO0303g gQ9Q9ococOFOF12121515B B19191C1C1F1F22222S2S28282B2B2E2EW W313135353S3S3B3B3E3E11474724244A4A4D4D50505S5SS6S65959SCSC5F5F3232SISI& &4 467676A6A6D6D70707373了匚40407&7&7B7B7E7ESOSOS3S3S6S6ssss4H4HBEB

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13、DFDFDFDFEFEF F120120FEFEFFFFFFFF-FF-FFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF1 1FEFEFEFEFEFEFDFDFDFDFCFCFCFCFBFB1 14444FBFBFAFAF9F9F9F91 1F8F8F7F7FGFGFSFS15Z15ZF4F4F4F4F3F3F2F2FlFl: :EFEFEEEEEDED160160ECECEBEBEAEAEBEBE7E7E E E4E4E3E316S16SElElEOEODEDEDDDDDBDBD9D9DSDS0606176176D4D4D3D3D1D1CF

14、CFCDCDCBCBCdCdC7C71&41&4CSCS0303ClCl0F0FBDBDBBBBB9B90T0Tr-B5B5B2B26060AEAEASASASASA7A7A4A4200200A2A29F9F9D9D9 9日 B B9S9S9393&O&O2 21 1口号SESESBSBasasS3S3吕口7E7E7B7B2162167878757573737070GDGD6A6A6767& &4 42242246161SFSFSCSCS9S9一535350504D4D2322324A4A4747婚4 4MEME3B3Bsasa三七2402403

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17、DODOS3S30404MiMi金、声Crg-anewcv?WmnwgafwirtbnCrg-anewcv?Wmnwgafwirtbn*与WgWgn nEdMEdMAriAri的CuiCuiLa1La1K 咕口5 5臼出曾0 04bMM4bMM1 1R Rr-r-flfl9191依9090MJMJTOTOM MA?A?A*A*ATATA?A?ABABftftM MB7B7t tm mE EBFBFClClJ*_J*_J,J,广 n nMtaiin-EurianmagjifunclianvMtaiin-Eurianmagjifunclianv iiii inninnTSTS7 7G G5 5匚方

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25、7B35元菽图9选才iSinROM模块数据线和地址线宽度变SEiiuriujSEiiuriuj H HumlumlAxfaflrAxfaflrMcgaWizdrdPlugEnkWnnqcr1_蚓既而卬显罪$口| |CZancalCZancal*.*.iflad:|iflad:|*xt*xta a|EnmEnm：rMbeabyte-wsrtrMbeabyte-wsrtLPMJROMLPMJROMVerston.6.06.0CreateCreateECECdbd=Erij4rdbd=Erij4r时常3ferwdidockbnaJ.AllregxswedportsferwdidockbnaJ.All

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27、111 叩一帏M*KM*KJ JG GIMemIjnrt图10选择地址锁存信号CLOCK12,1 1品嫣比的ftftC C/ /1515t tA A1919I IIfIf2222耕2 2Z9Z9J JL L1616W W3 35 5弊3S3S3E3E4 41 14444J?J?24244 4& &W W3 3&J&J5E5E5 5SCSCEFEF3232E1E15 5i i口A ACDCD7 7D D7373TETE皿7E7E7 7= =7=7=现B3B3E EH HSSSSSBSB3 3BEBE知A3A3K K9898S S5050GFGF5656M MA A

28、4 4A7A7AfAfi iABABA AE E日口R7R7骷叼0 0 AFAFK KB BCtCtcscs7272C5C5CBCB国PiPin,n,BOBOD5D5K KD6D6D D DEDE卸DEDEECEC翻1 1EtEtE E日EBEBETETE EEAEA 6 69696ECECE EEFEFFlFlF FFSFSI I1O1O F F 用rereFTFTrara忖I1ZI1ZFBFBr rrereFGFGFDFD2 2TLTLI2DI2DFEFEF FFFFFFFFFFFFFF FFFFFFFFF1ZB1ZBFFFFF FF FFFFFFFFFFFFFF FF FFFFFFFFF

29、I3SI3SFEFEF FE EFEFEFDFDFDFDF FE EFCFCFBFB144144FBFBF FF9F9F5F5FBFBF FFEFEF F 1S21S2F4F4F F口F1F1 EEEEEDEDIfiDIfiDECEC= =EAEAE8E8E7E7泞E,E,EJEJ恻EiEi3 3D DDDDDDADAW WW WTHTH1Tfl1TflD*D*K KOiOiCFCF0000C C8 81 1的l lC5C5C CC1C16F6F曲B B酶102102的0 0航贴白ATAT4 4200200政轩90909696够加9393就2 2时此此朝岫师把山2 2帏TUTU梏7373707

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31、alGensalIT-WriLilfli:晅LiarirsLPM_ROMLPM_ROMVrsmnVrsmn&.&.AAoninAAonin均/btmMemoryCbtmMemoryC T T：tntEdtortntEdtor也3PM3PMt tandjpdabecontent/Zlandjpdabecontent/Zl IWctodcIWctodc usethsfiefor!usethsfiefor!i i ffiWYcnntentdataffiWYcnntentdata仃mJcanmJcanLCKLCKaHEgderomaiClntd-fisiTUitFie.hextiraH

32、EgderomaiClntd-fisiTUitFie.hextira aMefnorvEfwMefnorvEfw&ilntunFki.ntqj&ilntunFki.ntqjOM M3 3hehe世阳OIrttiatatrTwAiKJlAiKJl- -I IN|-3-3T T增1 14 4后7a aT T0 0K KQ Q口F F1 1IEIE2 21 11 11 12 22 228282 22E2E1010据 W WX X*1*14T4T24243 34 4S SS S的S SEFEF鬟 1 13 3加融晚鸣40407 77 7T T国S SB5B5昵SESE解B B的9 9

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34、FF FFFFF136136二F FF FB BF FFCFCF Frcrc144144F FF FF FF FF FF7F7F FFE.FE.15Z15ZE Er rr rF FETETE ELC-LC-1&D1&DE EE EE E的E E=E EE?E?炳MC C0 0D D的岫iwiw17451745D D0 0D DC C6 6CBCBG G口加C CC C亡1 1B BB Beses日口B?B?10Z10Z0 0B BM Mi i* *川口A A讦B B汩9 9B5B5勃州2C42C4疑3 3M M册鲍f f8 82121-f-fT TT T6 6g g6 6$-北

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36、ROM256_8的存储数据地址address,当来一个时钟脉冲时，就会输出ROM256_8MW器中的数据。当相位控制字为0,相位累加输出的序列对波形存在器寻址，得到一系列离散的幅度编码。ROM256_8VHDLH序：LIBRARYieee;USEieee.std_logic_1164.all;LIBRARYaltera_mf;USEaltera_mf.all;ENTITYROM256_8ISPORT(address:INSTD_LOGIC_VECTOR(7DOWNTO0);clock:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(7DOWNTO0);ENDROM256_8

37、;ARCHITECTURESYNOFrom256_8ISSIGNALsub_wire0:STD_LOGIC_VECTOR(7DOWNTO0);COMPONENTaltsyncramGENERIC(address_aclr_a:STRING;init_file:STRING;intended_device_family:STRING;lpmhint:STRING;14lpm_type:STRING;maximum_depth:NATURAL;口=U 受：G 蜕丽丽丈/中等卜铲气以砂辱总口尊&nUstion&nUstion口印 1-1-窝1 1点加他混1313|讨 eF A AHu

38、trIhtgHutrIhtg忖忖OptOpt| |B B| |fioriaifioriaiININIMIMI-I-EndEndI I口鹊*;SJ5SJ5+ +口J3J3国小 KklonmiilonmiiQUIK1QQUIK1QX XOPIOIOPIOI X XmilCKKmilCKKI IaoailQUaoailQU工OQQIIHOOQQIIHOx xOQIiMWIOQIiMWIK K8tMM8tMMX X81*1LI81*1LI工8IQIQW8IQIQWX XQO1QII03QO1QII03工bJJri3xbJJri3xiiEJEJ_ _1_1_r_ _1_1_rL日II10101Q1Q_

39、_1 1D DUrmUrmIDID厂j0j0*iir4sx*iir4sxTT1D1D1Q1Q1111111111_目g gDHIUDDHIUDU)U)liMLXESKHJIOliMLXESKHJIOX XKHL3HUKHL3HUR R01000001010000011 1DIOGWIODIOGWIOX X口皿RIIRII工口皿山叩工DIIOCiJEUDIIOCiJEU DliaSJDIDliaSJDIX XDIILOJDIDIILOJDI矍DIIL3JDIIL3J制JDJD1-111111必JDJDr-11M M1010nlnlq3q31D1DM M1D1DLI-fl13fl13j0j011祗

40、1D1D11 1D DRffTTTIrilRffTTTIrilI I口numwords_a:NATURAL;operation_mode:STRING;outdata_aclr_a:STRING;outdata_reg_a:STRING;widthad_a:NATURAL;width_a:NATURAL;width_byteena_a:NATURAL);PORT(clock。：INSTD_LOGIC;address_a:INSTD_LOGIC_VECTOR(7DOWNTO0);q_a:OUTSTD_LOGIC_VECTOR(7DOWNTO0);ENDCOMPONENT;BEGINqNONE,i

41、nit_file=Sinrom256_8.mif,intended_device_family=Cyclone,lpm_hint=ENABLE_RUNTIME_MOD=NO,lpm_type=altsyncram,maximum_depth=256,numwords_a=256,operation_mode=ROM,outdata_aclr_a=NONE,outdata_reg_a=UNREGISTERED,widthad_a=8,width_a=8,width_byteena_a=1);PORTMAP(clockO=clock,address_a=address,q_a=sub_wire0)

42、;ENDSYN;模块四、ROM256_榆出数据寄存器REG2:15REG2D7.0Q7.0CLKinst6(D)寄存器逻辑符号表4寄存器功能表输入输出CLKDQrttQ1Q2Q1Q2数据端D,用来输入被寄存的二进制信号；脉冲端CLK,在脉冲的上升沿到来时，Q随D变化;仿真结果：|但|REGZyrfREGZyrf辱1可*削忤?ntu4Alian?ntu4Alian图14寄存器REG2勺仿真波形16仿真结果分析：由仿真波形可看出相位寄存器的输出Q随输入端D而变化，当来一个时钟沿时，D就输入一个数，D就随之而变化。并且存在一定延时。REG2勺VHDL1序：LIBRARYIEEE;USEIEEE.ST

43、D_LOGIC_1164.ALL;ENTITYREG2ISPORT(D:INSTD_LOGIC_VECTOR(7DOWNTO0);CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(7DOWNTO0);ENDENTITYREG2;ARCHITECTUREARTOFREG2ISBEGINPROCESS(CLK)ISBEGINIF(CLKEVENTANDCLK=1)THENQ=D;ENDIF;ENDPROCESS;ENDARCHITECTUREART;模块五、DAC0832数模转换器(E)DAC0832逻辑符号DAC0832的VHDK序LIBRARYIEEE;USEIEEE

44、.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYDAC0832ISPORT(CLK:INSTD_LOGIC;RST:INSTD_LOGIC;ILE:OUTSTD_LOGIC;CONT:OUTSTD_LOGIC;DATA_OUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0);ENDDAC0832;ARCHITECTUREBEHAVOFDAC0832ISSIGNALQ:INTEGERRANGE0TO63;SIGNALDATA:STD_LOGIC_VECTOR(7D

45、OWNTO0);BEGIN17PROCESS(CLK)BEGINIFRST=1THENQ=0;ELSIFCLKEVENTANDCLK=1THENIFQ=63THENQ=0;IFDATA=11111111THENDATA=00000000;ELSEDATA=DATA+1;ENDIF;ELSEQ=Q+1;ENDIF;ENDIF;ENDPROCESS;ILE=1;CONT=0;DATA_OUT=DATA;ENDBEHAV;数模转换正弦波形：设计的输出频率为7.3682307MHz但是示波器显示为7.599MHz;示波器显示的频率是不准确的，实际可以用频谱仪看输出的频率。返回图15不加滤波器的DDS俞出可以看到正弦波是由一个台阶一个台阶组成的，这就是DA的模拟输出M1QOnsCH1M1QOnsCH1/4/4膜W WrekrekJI,aT耐d dM MPOT:ZSKlftfMeasureZSKlftfMeasure218图17顶层电路原理图电路整体工作情况:DDS设计顶层