第QuartusII应用向导学习教案

1、会计学1第第 QuartusII应用应用(yngyng)向导向导第一页，共73页。图图5-2 5-2 利用利用“New Preject Wizard”“New Preject Wizard”创建创建(chungjin)(chungjin)工程工程cnt10 cnt10 5.1.2 创建工程创建工程 第1页/共72页第二页，共73页。图图5-3 5-3 将所有相关的文件将所有相关的文件(wnjin)(wnjin)都加入进此工程都加入进此工程 5.1.2 创建工程创建工程 第2页/共72页第三页，共73页。图图5-4 5-4 选择选择(xunz)(xunz)目标器件目标器件EP2C5T144C8

2、EP2C5T144C8 5.1.2 创建工程创建工程 第3页/共72页第四页，共73页。图图5-5 5-5 将将Max+plusIIMax+plusII工程工程(gngchng)(gngchng)转换为转换为QuartusIIQuartusII工程工程(gngchng) (gngchng) 5.1.2 创建工程创建工程 第4页/共72页第五页，共73页。图图5-6 5-6 选择目标选择目标(mbio)(mbio)器件器件EP2C5T144C8 EP2C5T144C8 5.1.3 编译前设置编译前设置 第5页/共72页第六页，共73页。图图5-75-7选择配置选择配置(pizh)(pizh)器件

3、的工作方式器件的工作方式 5.1.3 编译前设置编译前设置 第6页/共72页第七页，共73页。图图5-8 5-8 选择选择(xunz)(xunz)配置器件和编程方式配置器件和编程方式 5.1.3 编译前设置编译前设置 第7页/共72页第八页，共73页。图图5-9 5-9 全程全程(qunchng)(qunchng)编译后出现报错信息编译后出现报错信息 5.1.4 全程全程(qunchng)编译编译 第8页/共72页第九页，共73页。图图5-10 5-10 选择选择(xunz)(xunz)编辑矢量波形文件编辑矢量波形文件 5.1.5 时序时序(sh x)仿真仿真 第9页/共72页第十页，共73页

4、。图图5-11 5-11 波形波形(b xn)(b xn)编辑器编辑器 5.1.5 时序时序(sh x)仿真仿真 第10页/共72页第十一页，共73页。图图5-12 5-12 设置仿真时间设置仿真时间(shjin)(shjin)长度长度 5.1.5 时序时序(sh x)仿真仿真 第11页/共72页第十二页，共73页。图图5-13 vwf5-13 vwf激励波形激励波形(b xn)(b xn)文件存盘文件存盘 5.1.5 时序时序(sh x)仿真仿真 第12页/共72页第十三页，共73页。图图5-14 5-14 向波形向波形(b xn)(b xn)编辑器拖入信号节点编辑器拖入信号节点 5.1.5

5、 时序时序(sh x)仿真仿真 第13页/共72页第十四页，共73页。图图5-15 5-15 设置设置(shzh)(shzh)时钟时钟CLKCLK的周期的周期 5.1.5 时序时序(sh x)仿真仿真 第14页/共72页第十五页，共73页。图图5-16 5-16 选择选择(xunz)(xunz)总线数据格式总线数据格式 5.1.5 时序时序(sh x)仿真仿真 第15页/共72页第十六页，共73页。图图5-175-17设置设置(shzh)(shzh)好的激励波形图好的激励波形图 5.1.5 时序时序(sh x)仿真仿真 第16页/共72页第十七页，共73页。图图5-18 5-18 选择仿真选择

6、仿真(fn zhn)(fn zhn)控制控制 5.1.5 时序时序(sh x)仿真仿真 第17页/共72页第十八页，共73页。图图5-19 5-19 仿真波形仿真波形(b xn)(b xn)输出输出 5.1.5 时序时序(sh x)仿真仿真 第18页/共72页第十九页，共73页。图图5-20 5-20 选择选择(xunz)(xunz)全时域显示全时域显示 5.1.5 时序时序(sh x)仿真仿真 第19页/共72页第二十页，共73页。图图5-21 cnt105-21 cnt10工程工程(gngchng)(gngchng)的的RTLRTL电路图电路图 5.1.6 应用应用(yngyng)RTL电

7、路图观察器电路图观察器 第20页/共72页第二十一页，共73页。图图5-22 GW485-22 GW48实验实验(shyn)(shyn)系统模式系统模式5 5实验实验(shyn)(shyn)电路图电路图 5.2.1 引脚锁定引脚锁定(su dn) 第21页/共72页第二十二页，共73页。图图5-23 Assignment Editor编辑器编辑器 5.2.1 引脚锁定引脚锁定(su dn) 第22页/共72页第二十三页，共73页。图图5-24 5-24 两种引脚锁定两种引脚锁定(su dn)(su dn)对话框对话框 5.2.1 引脚锁定引脚锁定(su dn) 第23页/共72页第二十四页，共

8、73页。图图5-25 5-25 选择选择(xunz)(xunz)编程下载文编程下载文 5.2.2 配置文件下载配置文件下载(xi zi) 第24页/共72页第二十五页，共73页。图图5-265-26加入加入(jir)(jir)编程下载方式编程下载方式 5.2.2 配置文件下载配置文件下载(xi zi) 第25页/共72页第二十六页，共73页。图图5-27 5-27 双击选中的编程方式双击选中的编程方式(fngsh)(fngsh)名名 5.2.2 配置文件下载配置文件下载(xi zi) 第26页/共72页第二十七页，共73页。图图5-28 ByteBlasterII5-28 ByteBlaste

9、rII编程下载编程下载(xi zi)(xi zi)窗窗 5.2.2 配置文件下载配置文件下载(xi zi) 第27页/共72页第二十八页，共73页。图图5-29 ByteBlaster II5-29 ByteBlaster II接口接口ASAS模式模式(msh)(msh)编程窗口编程窗口 5.2.3 AS模式模式(msh)编程配置器件编程配置器件 第28页/共72页第二十九页，共73页。图图5-30 5-30 选择选择(xunz)(xunz)目标器件目标器件EP2C5T144 EP2C5T144 5.2.4 JTAG间接模式编程配置间接模式编程配置(pizh)器件器件 第29页/共72页第三十

10、页，共73页。图图5-31 5-31 选定选定(xun dn)SOF(xun dn)SOF文件后，选择文件后，选择文件压缩文件压缩 5.2.4 JTAG间接模式编程配置间接模式编程配置(pizh)器件器件 第30页/共72页第三十一页，共73页。图图5-32 5-32 用用JTAGJTAG模式对配置器件模式对配置器件(qjin)EPCS1(qjin)EPCS1进行间接编进行间接编程程 5.2.4 JTAG间接模式间接模式(msh)编程配置器件编程配置器件 第31页/共72页第三十二页，共73页。图图5-33 5-33 安装安装(nzhung)USB(nzhung)USB驱动程序驱动程序 5.2

11、.5 USB Blaster编程配置器件使用编程配置器件使用(shyng)方法方法 第32页/共72页第三十三页，共73页。图图5-34 5-34 设置设置(shzh)JTAG(shzh)JTAG硬件功能硬件功能 5.2.5 USB Blaster编程配置器件编程配置器件(qjin)使用方法使用方法 第33页/共72页第三十四页，共73页。图图5-35 5-35 在在In-System Memory Content EditorIn-System Memory Content Editor中使用中使用(shyng)USB Blaster (shyng)USB Blaster 5.2.5 USB

12、 Blaster编程配置器件使用编程配置器件使用(shyng)方法方法 第34页/共72页第三十五页，共73页。图图5-36 SignalTap II5-36 SignalTap II编辑编辑(binj)(binj)窗窗 1 1打开打开(d ki)SignalTap II(d ki)SignalTap II编辑窗编辑窗 第35页/共72页第三十六页，共73页。图图5-37 SignalTap II5-37 SignalTap II编辑编辑(binj)(binj)窗窗 2 2调入待测信号调入待测信号(xnho) (xnho) 3 3SignalTap IISignalTap II参数设置参数设置

13、 第36页/共72页第三十七页，共73页。图图5-38 5-38 设定设定(sh dn)SignalTap II(sh dn)SignalTap II与工程一同综合适配与工程一同综合适配 4 4文件文件(wnjin)(wnjin)存盘存盘 第37页/共72页第三十八页，共73页。图图5-39 5-39 下载下载cnt10.sofcnt10.sof并准备并准备(zhnbi)(zhnbi)启动启动SignalTap II SignalTap II 5 5编译编译(biny)(biny)下载下载 6 6启动启动SignalTapSignalTap IIII进行采样与分析进行采样与分析 第38页/共7

14、2页第三十九页，共73页。图图5-40 SignalTap II5-40 SignalTap II采样采样(ci yn)(ci yn)已被启动已被启动 6 6启动启动SignalTapSignalTap IIII进行采样与分析进行采样与分析 第39页/共72页第四十页，共73页。图图5-41 SignalTap II5-41 SignalTap II数据窗设置后的信号数据窗设置后的信号(xnho)(xnho)波形波形 7 7SignalTap IISignalTap II的其他设置和控制方法的其他设置和控制方法 第40页/共72页第四十一页，共73页。5.4.1 5.4.1 设计设计(shj)

15、(shj)流程流程 1. 1. 为本项工程设计建立文件夹为本项工程设计建立文件夹 假设本项设计的文件夹取名为假设本项设计的文件夹取名为adder，路径为：路径为：d:adder。 第41页/共72页第四十二页，共73页。图图5-42 5-42 元件元件(yunjin)(yunjin)输入对话框输入对话框 2. 2. 输入设计项目和存盘输入设计项目和存盘 第42页/共72页第四十三页，共73页。图图5-43 5-43 将所需元件全部将所需元件全部(qunb)(qunb)调入原理图编辑窗并连接好调入原理图编辑窗并连接好 3. 3. 将设计项目设置成可调用的元件将设计项目设置成可调用的元件 第43页

16、/共72页第四十四页，共73页。图图5-44 5-44 连接连接(linji)(linji)好的全加器原理图好的全加器原理图f_adder.bdf f_adder.bdf 4. 4. 设计全加器顶层文件设计全加器顶层文件 第44页/共72页第四十五页，共73页。图图5-45 f_adder.bdf5-45 f_adder.bdf工程工程(gngchng)(gngchng)设置窗设置窗 5. 5. 将设计项目设置成工程和时序仿真将设计项目设置成工程和时序仿真 第45页/共72页第四十六页，共73页。图图5-46 5-46 加入加入(jir)(jir)本工程所有文件本工程所有文件 5. 5. 将设

17、计项目设置成工程和时序仿真将设计项目设置成工程和时序仿真 第46页/共72页第四十七页，共73页。图图5-47 5-47 全加器工程全加器工程f_adderf_adder的仿真的仿真(fn zhn)(fn zhn)波形波形 5. 5. 将设计项目设置成工程和时序仿真将设计项目设置成工程和时序仿真 第47页/共72页第四十八页，共73页。5.4.2 5.4.2 应用宏模块应用宏模块(m kui)(m kui)的原理图设计的原理图设计 1. 1. 计数器设计计数器设计 图图5-48 含有时钟使能的两位十进制计数器含有时钟使能的两位十进制计数器 第48页/共72页第四十九页，共73页。5.4.2 5

18、.4.2 应用应用(yngyng)(yngyng)宏模块的原理图设计宏模块的原理图设计 1. 1. 计数器设计计数器设计 图图5-49 两位十进制计数器工作波形两位十进制计数器工作波形 2.0s 4.0s 6.0s 8.0s 10.0s 第49页/共72页第五十页，共73页。2. 2. 频率计主结构频率计主结构(jigu)(jigu)电路设计电路设计 图图5-50 5-50 两位十进制频率计顶层设计两位十进制频率计顶层设计(shj)(shj)原理图原理图文件文件 第50页/共72页第五十一页，共73页。5.4.2 5.4.2 应用宏模块应用宏模块(m kui)(m kui)的原理图设计的原理图

19、设计 2. 2. 频率计主结构电路设计频率计主结构电路设计 图图5-51 两位十进制频率计测频仿真波形两位十进制频率计测频仿真波形 第51页/共72页第五十二页，共73页。3. 3. 时序时序(sh x)(sh x)控制电路设计控制电路设计 图图5-52 5-52 测频时序测频时序(sh x)(sh x)控制电路控制电路 第52页/共72页第五十三页，共73页。5.4.2 5.4.2 应用宏模块应用宏模块(m kui)(m kui)的原理图设计的原理图设计 3. 3. 时序控制电路设计时序控制电路设计 图图5-53 测频时序控制电路工作波形测频时序控制电路工作波形 第53页/共72页第五十四页

20、，共73页。4. 4. 顶层顶层(dn cn)(dn cn)电路设计电路设计 图图5-54 5-54 频率计顶层频率计顶层(dn cn)(dn cn)电路原理图电路原理图 第54页/共72页第五十五页，共73页。5.4.2 5.4.2 应用应用(yngyng)(yngyng)宏模块的原理图设计宏模块的原理图设计 4. 4. 顶层电路设计顶层电路设计图图5-55 频率计工作时序波形频率计工作时序波形 第55页/共72页第五十六页，共73页。5-1. 归纳利用归纳利用QuartusII进行进行(jnxng)VHDL文本输入设计的文本输入设计的流程：从文件输入一直到流程：从文件输入一直到Signal

21、Tap II测试。测试。5-2. 由图由图5-40、5-41，详细说明工程设计，详细说明工程设计cnt10的硬件工作情的硬件工作情况。况。5-3. 如何为设计中的如何为设计中的SignalTap II加入独立采用时钟？试给出加入独立采用时钟？试给出完整的程序和对它的实测结果。完整的程序和对它的实测结果。第56页/共72页第五十七页，共73页。5-4. 参考参考Quartus II的的Help，详细说明，详细说明Assignments菜单中菜单中Settings对话对话框的功能。框的功能。（1）说明其中的）说明其中的Timing Requirements & Qptions的功能、使用方

22、法和的功能、使用方法和检测途径。检测途径。（2）说明其中的）说明其中的Compilation Process的功能和使用方法。的功能和使用方法。（3）说明）说明Analysis & Synthesis Setting的功能和使用方法，以及的功能和使用方法，以及(yj)其其中的中的Synthesis Netlist Optimization的功能和使用方法。的功能和使用方法。（4）说明）说明Fitter Settings中的中的Design Assistant和和Simulator功能，举例说功能，举例说明它们的使用方法。明它们的使用方法。 第57页/共72页第五十八页，共73页。5-5

23、. 概述概述Assignments菜单中菜单中Assignment Editor的功能，举例说明。的功能，举例说明。5-6. 用用74148和与非门实现和与非门实现8421BCD优先编码器，用优先编码器，用3片片74139组成一个组成一个5-24线译码器。线译码器。5-7. 用用74283加法器和逻辑门设计加法器和逻辑门设计(shj)实现一位实现一位8421BCD码加法器电路，输入输出均是码加法器电路，输入输出均是BCD码，码，CI为低位的进位信号，为低位的进位信号，CO为高位的进位信号，输入为两个为高位的进位信号，输入为两个1位十进制数位十进制数A，输，输出用出用S表示。表示。5-8. 设计

24、设计(shj)一个一个7人表决电路，参加表决者人表决电路，参加表决者7人，同意为人，同意为1，不同意为，不同意为0，同意者过半则，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。表决通过，绿指示灯亮；表决不通过则红指示灯亮。 5-9. 设计设计(shj)一个周期性产生二进制序列一个周期性产生二进制序列01001011001的序列发生器，用移位寄存器或的序列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。用同步时序电路实现，并用时序仿真器验证其功能。 第58页/共72页第五十九页，共73页。5-10. 用用D触发器构成按循环码触发器构成按循环码(000-001-01

25、1-111-101-100-000)规律工作规律工作的六进制同步计数器。的六进制同步计数器。5-11. 应用应用4位全加器和位全加器和74374构成构成4位二进制加法计数器。位二进制加法计数器。5-12. 用用74194、74273、D触发器等器件组成触发器等器件组成8位串入并出的转换电路，要求在位串入并出的转换电路，要求在转换过程中数据不变，只有当转换过程中数据不变，只有当8位一组数据全部转换结束后，输出才变化一次。位一组数据全部转换结束后，输出才变化一次。如果使用如果使用74299、74373、D触发器和非门来完成上述功能，应该有怎样的电路？触发器和非门来完成上述功能，应该有怎样的电路？5

26、-13. 用一片用一片74163和两片和两片74138构成一个具有构成一个具有12路脉冲输出的数据分配器。要路脉冲输出的数据分配器。要求在原理图上标明第求在原理图上标明第1路到第路到第12路输出的位置。若改用一片路输出的位置。若改用一片74195代替代替(dit)以以上的上的74163，试完成同样的设计。，试完成同样的设计。第59页/共72页第六十页，共73页。5-14. 用同步时序电路对串行二进制输入进行奇偶校验，每检测用同步时序电路对串行二进制输入进行奇偶校验，每检测5位输入，输出一个结位输入，输出一个结果。当果。当5位输入中位输入中1的数目为奇数时，在最后一位的时刻的数目为奇数时，在最后

27、一位的时刻(shk)输出输出1。5-15. 用用7490设计模为设计模为872的计数器，且输出的个位、十位、百位都应符合的计数器，且输出的个位、十位、百位都应符合8421码权重。码权重。5-16. 用用74161设计一个设计一个97分频电路，用置分频电路，用置0和置数两种方法实现。和置数两种方法实现。5-17. 某通信接收机的同步信号为巴克码某通信接收机的同步信号为巴克码1110010。设计一个检测器，其输入为串行码。设计一个检测器，其输入为串行码x，输出为检测结果输出为检测结果y，当检测到巴克码时，输出，当检测到巴克码时，输出1。 第60页/共72页第六十一页，共73页。5-1. 组合电路的

28、设计组合电路的设计(1) 实验目的：熟悉实验目的：熟悉Quartus的的VHDL文本设计流程全过程，学习简文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。单组合电路的设计、多层次电路设计、仿真和硬件测试。(2) 实验内容实验内容1：首先利用：首先利用Quartus完成完成2选选1多路选择器（例多路选择器（例4-3）的）的文本编辑输入文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出图和仿真测试等步骤，给出图4-3所示的仿真所示的仿真波形。最后在实验系统上进行硬件测试，验证本项波形。最后在实验系统上进行硬件测试，验证本项(bn xin)设计的设计的功能。功能。

29、(3) 实验内容实验内容2：将此多路选择器看成是一个元件：将此多路选择器看成是一个元件mux21a，利用元件例，利用元件例化语句描述图化语句描述图4-18，并将此文件放在同一目录中。以下是部分参考程，并将此文件放在同一目录中。以下是部分参考程序：序：第61页/共72页第六十二页，共73页。. COMPONENT MUX21A PORT ( a，b，s : IN STD_LOGIC; y : OUT STD_LOGIC); END COMPONENT ；. u1 : MUX21A PORT MAP(a=a2，b=a3，s=s0，y=tmp); u2 : MUX21A PORT MAP(a=a1，

30、b=tmp，s=s1，y=outy); END ARCHITECTURE BHV ;按照本章给出的步骤对上例分别进行编译、综合按照本章给出的步骤对上例分别进行编译、综合(zngh)、仿真。并对其仿真波形、仿真。并对其仿真波形作出分析说明。作出分析说明。 第62页/共72页第六十三页，共73页。(4) 实验内容实验内容3：引脚锁定以及硬件下载测试。建议选实验电路：引脚锁定以及硬件下载测试。建议选实验电路模式模式5（附录图（附录图8），用键），用键1(PIO0)控制控制s0；用键；用键2(PIO1)控制控制s1；a3、a2和和a1分别接分别接clock5、clock0和和clock2；输出信号；输

31、出信号outy仍接仍接扬声器扬声器spker。通过短路帽选择。通过短路帽选择clock0接接256Hz信号，信号，clock5接接1024Hz，clock2接接8Hz信号。最后信号。最后(zuhu)进行编译、下载和硬进行编译、下载和硬件测试实验（通过选择键件测试实验（通过选择键1、键、键2，控制，控制s0、s1，可使扬声器输出，可使扬声器输出不同音调）。不同音调）。(5) 实验报告：根据以上的实验内容写出实验报告，包括程序设实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、

32、仿真波形图及其分析报告。序分析报告、仿真波形图及其分析报告。第63页/共72页第六十四页，共73页。(6) 附加内容：根据本实验以上提出的各项实验内容和实验要求，设附加内容：根据本实验以上提出的各项实验内容和实验要求，设计计1位全加器。位全加器。首先用首先用Quartus完成完成4.3节给出的全加器的设计，包括仿真和硬件节给出的全加器的设计，包括仿真和硬件测试测试(csh)。实验要求分别仿真测试。实验要求分别仿真测试(csh)底层硬件或门和半加器，底层硬件或门和半加器，最后完成顶层文件全加器的设计和测试最后完成顶层文件全加器的设计和测试(csh)，给出设计原程序，给出设计原程序，程序分析报告、

33、仿真波形图及其分析报告。程序分析报告、仿真波形图及其分析报告。(7) 实验习题：以实验习题：以1位二进制全加器为基本元件，用例化语句写出位二进制全加器为基本元件，用例化语句写出8位位并行二进制全加器的顶层文件，并讨论此加法器的电路特性。并行二进制全加器的顶层文件，并讨论此加法器的电路特性。 第64页/共72页第六十五页，共73页。5-2. 时序电路的设计时序电路的设计(1) 实验目的：熟悉实验目的：熟悉Quartus的的VHDL文本设计过程，学习简单时序电路的设计、仿文本设计过程，学习简单时序电路的设计、仿真和测试。真和测试。(2) 实验内容实验内容1：根据实验：根据实验5-1的步骤的步骤(b

34、zhu)和要求，设计触发器和要求，设计触发器(使用例使用例4-6)，给出程，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。序设计、软件编译、仿真分析、硬件测试及详细实验过程。(3) 实验内容实验内容2：设计锁存器：设计锁存器(使用例使用例4-14)，同样给出程序设计、软件编译、仿真分析、，同样给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。硬件测试及详细实验过程。(4) 实验内容实验内容3：只用一个：只用一个1位二进制全加器为基本元件和一些辅助的时序电路，设计位二进制全加器为基本元件和一些辅助的时序电路，设计一个一个8位串行二进制全加器，要求：位串行二进制全加器，要求：1

35、、能在、能在8-9个时钟脉冲后完成个时钟脉冲后完成8位二进制数（加数被加数的输入方式为并行）的加法运位二进制数（加数被加数的输入方式为并行）的加法运算，电路须考虑进位输入算，电路须考虑进位输入Cin和进位输出和进位输出Cout； 第65页/共72页第六十六页，共73页。2、给出此电路的时序波形，讨论其功能，并就工作速度与并行加法器进行比、给出此电路的时序波形，讨论其功能，并就工作速度与并行加法器进行比较；较；3、在、在FPGA中进行实测。对于中进行实测。对于GW48 EDA实验系统，建议选择电路模式实验系统，建议选择电路模式1（附录图（附录图3），键），键2，键，键1输入输入(shr)8位加数

36、；键位加数；键4，键，键3输入输入(shr)8位被加位被加数；键数；键8作为手动单步时钟输入作为手动单步时钟输入(shr)；键；键7控制进位输入控制进位输入(shr)Cin；键；键9控控制清制清0；数码；数码6和数码和数码5显示相加和；发光管显示相加和；发光管D1显示溢出进位显示溢出进位Cout。4、键、键8作为相加起始控制，同时兼任清作为相加起始控制，同时兼任清0；工作时钟由；工作时钟由clock0自动给出，每当自动给出，每当键键8发出一次开始相加命令，电路即自动相加，结束后停止工作，并显示相加发出一次开始相加命令，电路即自动相加，结束后停止工作，并显示相加结果。就外部端口而言，与纯组合电路

37、结果。就外部端口而言，与纯组合电路8位并行加法器相比，此串行加法器仅位并行加法器相比，此串行加法器仅多出一个加法起始多出一个加法起始/清清0控制输入控制输入(shr)和工作时钟输入和工作时钟输入(shr)端。端。提示：此加法器有并提示：此加法器有并/串和串串和串/并移位寄存器各一。并移位寄存器各一。(5) 实验报告：分析比较实验内容实验报告：分析比较实验内容1和和2的仿真和实测结果，说明这两种电路的的仿真和实测结果，说明这两种电路的异同点。异同点。 第66页/共72页第六十七页，共73页。5-3. 设计含异步清0和同步时钟使能的加法计数器(1) 实验目的：学习计数器的设计、仿真和硬件测试，进一

38、步熟悉VHDL设计技术。(2) 实验原理：实验程序为例4-22，实验原理参考4.4节，设计流程参考本章。(3) 实验内容1：在Quartus上对例4-22进行编辑、编译、综合、适配、仿真。说明(shumng)例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。(4) 实验内容2：引脚锁定以及硬件下载测试（参考5.2节）。引脚锁定后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。 第67页/共72页第六十八页，共73页。(5) 实验内容实验内容3：使用：使用SignalTap II对此计数器进行实时测试，流程与要求参考对此计数器进行实时测试，流程与要求参考5.

39、3节。节。(6) 实验内容实验内容4：从设计中去除：从设计中去除SignalTap II，要求全程编译后生成用于配置器件，要求全程编译后生成用于配置器件EPCS1编程的压缩编程的压缩POF文件，并使用文件，并使用ByteBlasterII，通过，通过AS模式对实验板上的模式对实验板上的EPCS1进行编程，最后进行验证。进行编程，最后进行验证。(7) 实验内容实验内容4：为此项设计加入一个可用于：为此项设计加入一个可用于SignalTapII采样采样(ci yn)的独立的的独立的时钟输入端（采用时钟选择时钟输入端（采用时钟选择clock0=12MHz，计数器时钟，计数器时钟CLK分别选择分别选择

40、256Hz、16384Hz、6MHz），并进行实时测试。），并进行实时测试。(8) 思考题：在例思考题：在例4-22中是否可以不定义信号中是否可以不定义信号 CQI，而直接用输出端口信号完成，而直接用输出端口信号完成加法运算，即：加法运算，即：CQ = CQ + 1？为什么？为什么？(9) 实验报告：将实验原理、设计过程、编译仿真波形和分析结果、硬件测试实实验报告：将实验原理、设计过程、编译仿真波形和分析结果、硬件测试实验结果写进实验报告。验结果写进实验报告。 第68页/共72页第六十九页，共73页。5-4. 用原理图输入法设计8位全加器(1) 实验目的：熟悉利用Quartus的原理图输入方法

41、设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程(lichng)。(2) 实验原理：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照6.1节介绍的方法来完成。第69页/共72页第七十页，共73页。(3) 实验内容实验内容1：完成半加器和全加器的设计，包括原理图输入、编译、综合、：完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入适配、仿真、实验板上的硬件测试，并将此全加器电路设置