十进制可逆加减计数器

1、时序电路逻辑设计实验人：周铮班级：中法1202班学号：U201215676一实验目的1 .掌握用SSI实现简单组合逻辑电路的方法。2 .掌握简单数字电路的安装与测试技术。3 .熟悉使用VerilogHDL描述组合逻辑电路的方法，以及EDA仿真技术。二实验器件计算机，可编程实验板三实验内容十进制加减可逆计数器设计功能要求：拨码开关键SW1为自动可逆加减功能键，当SW1为HIGH时，计数器实现自动可逆模十加减计数功能，即4个七段数码管上几乎同步显示0123498701的模十自动可逆加减计数结果；当SW1为LOW时，计数器按拨码开关键SW0的选择分别执行加减计数功能。即当SW0为HIGH时，计数器实

2、现模十加计数功能，即4个七段数码管上几乎同步显示01234901的模十加计数结果；当SW0为LOW时，计数器实现模十减计数功能，即4个七段数码管上几乎同步显示9-8-71-0-987的模十减计数结果。四实验设计1 .原理设计脉冲发生电路采用555定时器组成的多谐振荡器振荡产生周期为1s的矩形脉冲，从而为计数器提供触发信号。其中，可以通过R1,R2,C来控制充放电的时间。ABCC2BClV7GXD力口/减计数控制电路主要由74LS138构成。74LS138芯片是常用的3-8线译码器，常用在单片机和数字电路的译码电路中，74LS138的引脚排列及真值表如图输入输出s.M+禹44%L入is匕匕匕&q

3、uot;0万xXX11111111X1XXX1111111110000011111111000II0I111I11Q010110111111001I11101111i0t001111011110t0I111110111o11Q11111101l0I1I1111111。计数单元电路主要由十进制计数器74LS192构成。74LS192是同步十进制可逆计数器,它具有双时钟输入，并具有清除和置数等功能，其引脚排列图如图VacFoMRTCoTQJ利刃P3前向回时用nn回n7±1l±JUJ11JL1JLlCIOCPDCPU0203GN口功能表如图输出MRPLP3P2PlP0Q3Q2Qi

4、Q01X?.XXxXK000000?.Xdcbadcba011XXXX加计数0I11父kX.减计数2.模拟仿真用VerilogHDL语言设计二通道数据选择器实验程序如下:实验代码modulea(inputclk,inputSW1,inputSW0,inputclear,inputreset,outputreg3:0s1_reg,outputreg6:0segdat_reg);reg26:0counter;reg3:0q;regx;always(posedgeclk)beginif(clear)begins1_reg<=0;counter<=0;endelsecounter<=

5、counter+1;endalways(posedgecounter26)beginif(reset)beginq<=0;x<=0;endelsebegincase(SW1)1'd1:begincase(x)1'd0:beginif(q=4'd8)x<=1;q<=q+1;end1'd1:beginif(q=4'd1)x<=0;q<=q-1;endendcaseend1'd0:begincase(SW0)1'd0:beginif(q=4'd0)q<=4'd9;elseq<=q-

6、1;end1'd1:beginif(q=4'd9)q<=4'd0;elseq<=q+1;endendcaseendendcaseendendalways(q)/数码管显示处理begincase(q)4'h0:segdat_reg=7'b0000001;/04'h1:segdat_reg=7'b1001111;/14'h2:segdat_reg=7'b0010010;/24'h3:segdat_reg=7'b0000110;/34'h4:segdat_reg=7'b1001100;

7、/44'h5:segdat_reg=7'b0100100;/54'h6:segdat_reg=7'b0100000;/64'h7:segdat_reg=7'b0001111;74'h8:segdat_reg=7'b0000000;/84'h9:segdat_reg=7'b0000100;/9default:segdat_reg=7'b0111000;Fendcaseendendmodule测试文件test代码moduletest;/Inputsregclk;regSW1;regSW0;regclear;re

8、greset;/Outputswire3:0s1_reg;wire6:0segdat_reg;/InstantiatetheUnitUnderTest(UUT)auut(.clk(clk),.SW1(SW1),.SW0(SW0),.clear(clear),.reset(reset),.s1_reg(s1_reg),.segdat_reg(segdat_reg);initialbegin/InitializeInputsclk=0;SW1=0;SW0=1;clear=1;reset=1;/Wait100nsforglobalresettofinish#100;/Addstimulusheree

9、ndendmodule管脚设置ucf文件代码# PlanAheadGeneratedphysicalconstraintsNET"SW0"LOC=P11;NET"SW1"LOC=L3;NET"clear"LOC=K3;NET"clk"LOC=B8;NET"reset"LOC=B4;NET"segdat_reg0"LOC=M12;NET"segdat_reg1"LOC=L13;NET"segdat_reg2"LOC=P12;NET&quo

10、t;segdat_reg3"LOC=N11;NET"segdat_reg4"LOC=N14;NET"segdat_reg5"LOC=H12;NET"segdat_reg6"LOC=L14;NET"s1_reg0"LOC=F12;NET"s1_reg1"LOC=J12;NET"s1_reg2"LOC=M13;NET"s1_reg3"LOC=K14;# PlanAheadGeneratedIOconstraintsNET"clk"SLE