第五章存储体系

1、2第第5 5章章 存储存储体系体系5.7 5.7 存储保护存储保护5 5. .1 1 存储系统的层次结构存储系统的层次结构5 5. .3 3 提存储器速度途径提存储器速度途径 5 5. .5 5 虚拟存储器虚拟存储器 5 5. .6 6 外存储器外存储器 5 5.4 .4 高速缓冲存储器高速缓冲存储器CacheCache5.2 5.2 主存储器主存储器3概述概述 在计算机所有组成部件中，只有存在计算机所有组成部件中，只有存储器部件种类最多，且每种存储特性不储器部件种类最多，且每种存储特性不同。同。 计算机采用多种存储器其实是无奈计算机采用多种存储器其实是无奈之举。我们对存储器的要求是之举。我们

2、对存储器的要求是“速度快、速度快、价格低、容量大、可读可写、掉电信息价格低、容量大、可读可写、掉电信息仍然存在仍然存在”，可是，目前发现的存储部，可是，目前发现的存储部件没有一种能完全满足需求。所以，只件没有一种能完全满足需求。所以，只能组织起来整体上来满足要求。能组织起来整体上来满足要求。磁盘、磁带、光盘 高速缓冲存储器（Cache）存储器主存储器辅助存储器MROMPROMEPROMEEPROMRAMROM静态 RAM动态 RAM存储器分类存储器分类存储特点存储特点1 1、主存储器、主存储器2 2、高速缓冲存储器、高速缓冲存储器 属于主存储器中的SRAM。用于构成存储体系中“Cache-贮存

3、存储层次”，是一种具有很高性价比的提高存储器速度的技术。特点：特点：速度快、价位高、集成度低，电易失性。 由半导体器件（三极管、电容器）构成。计算机内存主要由DRAM（内存条）、ROM（主板中用于存放系统程序）构成。特点：特点：体积小，功耗低，速度快，。 3 3、外存储器、外存储器 由磁表面存储器构成（在金属或塑料集体表面涂一层磁性材料构成的磁层来存取信息。）特点特点：，容量大，位价低，速度慢。5.15.1、存储器的层次结构存储器的层次结构1. 1. 存储器的重要性及要求：存储器的重要性及要求： 重要性：重要性：存储器在存储程序计算机中处于一个重要的核心地位，并且随着软、硬件技术的飞速发展，其

4、重要性越来越突出。因此，对存储器的性能要求也越来越高。 要求：要求：尽可能快的读写速度，尽可能大的存储容量，尽可能低的成本费用。 实际情况：速度、容量、价格三种指标是相互矛盾的，因此没有任何一种存储器能满足上述要求。2 2. .解决解决方案：方案： 选用选用生产与运行成本不同的、存储容量不同生产与运行成本不同的、存储容量不同的、读写速度不同的多种存储介质，按一定的层的、读写速度不同的多种存储介质，按一定的层次结构组织成一个统一的存储器系统，使每次结构组织成一个统一的存储器系统，使每种存种存储介质储介质都处于不同的地位，发挥不同的作用，充都处于不同的地位，发挥不同的作用，充分发挥各自在速度、容量

5、、成本方面的优势，从分发挥各自在速度、容量、成本方面的优势，从而而综合达到最优性能价格综合达到最优性能价格比。比。 即这样即这样一个存储器一个存储器组织整体上具有组织整体上具有容量大、速容量大、速度快、位价低的综合度快、位价低的综合指标，从而满足对存储器的指标，从而满足对存储器的要求。要求。 把这种由不同性能的存储部件统一组织起来，把这种由不同性能的存储部件统一组织起来，在软硬件的管理下具有在软硬件的管理下具有“速度快、价位低、容量速度快、价位低、容量大大”存储特性的存储存储特性的存储整体称为整体称为“存储系统存储系统”。 高低小大快慢辅存寄存器缓存主存磁盘光盘磁带光盘磁带速度容量 价格 位存

6、储器三个主要特性的关系存储器存储器的层次结构的层次结构CPUCPU主机 由触发器构成，处于由触发器构成，处于CPUCPU内部，为内部，为执行指令时能执行指令时能快速微指令提供数据，从而加快指令执行速度而设快速微指令提供数据，从而加快指令执行速度而设置，置，通常由几个、十几个、几十个寄存器组成，各通常由几个、十几个、几十个寄存器组成，各种机器不等种机器不等。特点：特点：速度速度最快、容量最小、位价最高，但由于容最快、容量最小、位价最高，但由于容量太小，并不被看成是独立的存储级。量太小，并不被看成是独立的存储级。 是存储系统的核心是存储系统的核心，由半导体元器件构成，是，由半导体元器件构成，是计算

7、机指令直接访问的存储器，任何程序运行前都计算机指令直接访问的存储器，任何程序运行前都必须装入主存储器。必须装入主存储器。特点：特点：速度较快、容量较大、位速度较快、容量较大、位价价适中。适中。 系统的系统的存储速度接近最快的存储器；存储速度接近最快的存储器； 容量接近最大的存储器。容量接近最大的存储器。 整个系统性能提高很大，价格增加不整个系统性能提高很大，价格增加不多，系统性能多，系统性能价格比很高。价格比很高。缓存缓存CPUCPU主存主存辅存辅存 “缓存缓存 主存层次主存层次”和和“主存主存 辅存辅存”层次层次Cache主存辅存辅存主存主存10 ns20 ns200 nsms 两种存储层次

8、都是在软硬件控制下通过信息在不同存储体之间的流动来提高性能的。 都是根据程序、数据访问的局部性采用将即将运行的部分内容传送到快速存储器中的实现技术。（速度速度）（容量容量）存储系统存储系统工作原理：工作原理： 存储系统的工作主要体现在两个层次上：存储系统的工作主要体现在两个层次上：（1 1）CacheCache主存层次：主存层次： 计算机在运行程序访存时，有一段时间内集中计算机在运行程序访存时，有一段时间内集中访问一小片区域的倾向，即具有访问一小片区域的倾向，即具有“程序运行的局限程序运行的局限性性”。根据这一特点，可以在计算机运行程序时，。根据这一特点，可以在计算机运行程序时，通过合理的调度

9、将当前使用最多的一小段程序和数通过合理的调度将当前使用最多的一小段程序和数据放在据放在Cache中，使中，使 CPU大部分时间访问高速缓存大部分时间访问高速缓存Cache，只有个别的指令或数据从缓存中读不到，只有个别的指令或数据从缓存中读不到，需要到主存去取。这样，从整体运行的效果分析，需要到主存去取。这样，从整体运行的效果分析，CPUCPU访存速度最快，接近于访存速度最快，接近于CacheCache的速度，而寻址空的速度，而寻址空间和位价却接近于主存。间和位价却接近于主存。 程序运行程序运行时的局部性原理表现在：时的局部性原理表现在： 在一小段时间内，最近被访问过的程在一小段时间内，最近被访

10、问过的程序和数据很可能再次被访问。序和数据很可能再次被访问。 在空间上，这些被访问的程序和数据在空间上，这些被访问的程序和数据往往集中在一小片存储区。往往集中在一小片存储区。 在访问顺序上，指令顺序执行比转移在访问顺序上，指令顺序执行比转移执行的可能性大执行的可能性大 ( (大约大约 5:1 )5:1 )（2 2）主存）主存辅存辅存层次层次： 通过软硬件相结合的方法，在逻辑上扩大通过软硬件相结合的方法，在逻辑上扩大主存储容量的技术。主存储容量的技术。 计算机在运行程序访存时计算机在运行程序访存时，不是将它的全部内，不是将它的全部内容调入，而是将即将要运行的部分调入内存并加容调入，而是将即将要运

11、行的部分调入内存并加以运行，后续运行且在外存的信息再主次调入或以运行，后续运行且在外存的信息再主次调入或替换进主存，从而可以实现在小的内存上可以运替换进主存，从而可以实现在小的内存上可以运行大的程序。使得用户感觉有很大的内存，实际行大的程序。使得用户感觉有很大的内存，实际不是，所以称为虚拟存储器。不是，所以称为虚拟存储器。 虚拟存储器技术使得计算机具有外存大小虚拟存储器技术使得计算机具有外存大小的内存容量。的内存容量。一、概述1. 主存的基本组成存储体驱动器译码器MAR控制电路读写电路MDR地址总线数据总线读写2. 主存和 CPU 的联系MDRMARCPU主 存读数据总线地址总线写 高位字节

12、地址为字地址 低位字节 地址为字地址设地址线 24 根按 字节 寻址按 字 寻址若字长为 16 位按 字 寻址若字长为 32 位字地址字节地址11109876543210840字节地址字地址4523014203. 主存中存储单元地址的分配224 = 16 M8 M4 M(2) 存储速度4. 主存的技术指标(1) 存储容量(3) 存储器的带宽主存 存放二进制代码的总位数 读出时间 写入时间 存储器的 访问时间 存取时间 存取周期 读周期 写周期 连续两次独立的存储器操作（读或写）所需的 最小间隔时间 位/秒芯片容量二、半导体存储芯片简介1. 半导体存储芯片的基本结构译码驱动存储矩阵读写电路1K4

13、位16K1位8K8位片选线读/写控制线地址线数据线地址线（单向）数据线（双向）104141138二、半导体存储芯片简介1. 半导体存储芯片的基本结构译码驱动存储矩阵读写电路片选线读/写控制线地址线数据线片选线读/写控制线（低电平写 高电平读）（允许读）CSCEWE（允许写）WEOE存储芯片片选线的作用用 16K 1位 的存储芯片组成 64K 8位 的存储器 32片当地址为 65 535 时，此 8 片的片选有效 8片16K 1位 8片16K 1位 8片16K 1位 8片16K 1位0,015,015,70,7 读/写控制电路 地址译码器 字线015168矩阵07D07D 位线 读 / 写选通A

14、3A2A1A02. 半导体存储芯片的译码驱动方式(1) 线选法00000,00,7007D07D 读 / 写选通 读/写控制电路 A3A2A1A0A40,310,031,031,31 Y 地址译码器 X地址译码器 3232 矩阵A9I/OA8A7A56AY0Y31X0X31D读/写(2) 重合法00000000000,031,00,31I/OD0,0读三、三、MOSMOS随机存取存储器随机存取存储器RAMRAM： 1. 静态 RAM (SRAM) (1) 静态 RAM 基本电路A 触发器非端1T4T触发器5TT6、行开关7TT8、列开关7TT8、一列共用A 触发器原端T1 T4T5T6T7T8

15、AA写放大器写放大器DIN写选择读选择DOUT读放位线A位线A列地址选择行地址选择T1 T4六管静态存储元工作原理：六管静态存储元工作原理：AT1 T4T5T6T7T8A写放大器写放大器DIN写选择读选择读放位线A位线A列地址选择行地址选择DOUT 静态 RAM 基本电路的 读 操作 行选 T5、T6 开T7、T8 开列选读放DOUTVAT6T8DOUT读选择有效T1 T4T5T6T7T8AADIN位线A位线A 列地址选择行地址选择写放写放读放DOUT写选择读选择 静态 RAM 基本电路的 写 操作 行选T5、T6 开 两个写放 DIN列选T7、T8 开（左） 反相T5A（右） T8T6ADI

16、NDINT7写选择有效T1 T4 (2) 静态 RAM 芯片举例 Intel 2114 外特性存储容量1K4 位I/O1I/O2I/O3I/O4A0A8A9WECSVCCGNDIntel 2114 见教材见教材P78页图页图4.13 存储矩阵：由存储矩阵：由646464个基本单元电路组成。个基本单元电路组成。 地址线由地址线由A A3 3-A-A8 8行地址和行地址和A A9 9、A A2 2-A-A0 0列地址组成。列地址组成。 双向数据线方向由双向数据线方向由CS#CS#和和WE#WE#信号编码控制信号编码控制“输入三态门输入三态门”或或“输出三态门输出三态门”打开与关打开与关闭实现数据传

17、送方向控制闭实现数据传送方向控制。 Intel 2114 RAM 矩阵 (64 64) 读A3A4A5A6A7A8A0A1A2A9150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组0000000000 Intel 2114 RAM 矩阵 (64 64) 读第一组第二组第

18、三组第四组150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000 Intel 2114 RAM 矩阵 (64 64) 读150311647326348第一组第二组第三组第四组 Intel 2114 RAM 矩阵 (64 64) 读150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码I/O1I/O2I/O3I/O4WECS000000000015031164732634801648321503

19、11647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码I/O1I/O2I/O3I/O4WECS00000000001503116473263480164832第一组第二组第三组第四组 Intel 2114 RAM 矩阵 (64 64) 读0163248CSWE150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0164832第一组第二组第三组第四组 Intel 2114 RAM 矩阵 (64 64) 读15031164

20、732634801632480000000000150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000第一组第二组第三组第四组 Intel 2114 RAM 矩阵 (64 64) 读15031164732634801632480164832150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000第一组第二组第三组第四组 Intel 21

21、14 RAM 矩阵 (64 64) 读1503116473263480163248读写电路读写电路读写电路读写电路0164832150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000第一组第二组第三组第四组 Intel 2114 RAM 矩阵 (64 64) 读1503116473263480163248读写电路读写电路读写电路读写电路0164832I/O1I/O2I/O3I/O4A3A4A5A6A7A8A0A1A2A91503116473263481503116

22、47326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组 Intel 2114 RAM 矩阵 (64 64) 写150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组0000000000 Intel 2114 RAM 矩阵 (64 64) 写第一组第二组第三组第四组150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行

23、地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000 Intel 2114 RAM 矩阵 (64 64) 写150311647326348第一组第二组第三组第四组 Intel 2114 RAM 矩阵 (64 64) 写150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348WECS0164832第一组第二组第三组第四组 Intel 2114 RAM 矩阵 (64 64) 写I/O1I/O2I/O3I/O4WEC

24、S150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码0000000000150311647326348I/O1I/O2I/O3I/O40164832第一组第二组第三组第四组 Intel 2114 RAM 矩阵 (64 64) 写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码0000000000150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路0164832第

25、一组第二组第三组第四组 Intel 2114 RAM 矩阵 (64 64) 写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码0000000000150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路0164832第一组第二组第三组第四组 Intel 2114 RAM 矩阵 (64 64) 写I/O1I/O2I/O3I/O4150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码

26、列地址译码WECS0000000000150311647326348读写电路读写电路读写电路读写电路I/O1I/O2I/O3I/O40164832第一组第二组第三组第四组 Intel 2114 RAM 矩阵 (64 64) 写I/O1I/O2I/O3I/O4150311647326348150311647326348读写电路读写电路读写电路读写电路0163015行地址译码列地址译码WECS0000000000150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路01632480164832ACSDOUT地址有效地址失效片选失效数据有效数据稳定高阻 (3)

27、 静态 RAM 读 时序 tAtCOtOHAtOTDtRC片选有效读周期 tRC 地址有效 下一次地址有效读时间 tA 地址有效数据稳定 tCO 片选有效数据稳定tOTD 片选失效输出高阻tOHA 地址失效后的 数据维持时间ACSWEDOUTDIN (4) 静态 RAM (2114) 写 时序 tWCtWtAWtDWtDHtWR写周期 tWC 地址有效下一次地址有效写时间 tW 写命令 WE 的有效时间tAW 地址有效片选有效的滞后时间tWR 片选失效下一次地址有效tDW 数据稳定 WE 失效tDH WE 失效后的数据维持时间 动态动态RAM的基本单元电路的基本单元电路：有三管式和单管式。有三

28、管式和单管式。 三管式三管式单元电路个存储单元里有3个三极管和电容。 单管式单管式存储单元电路个存储单元里有1个三极管和电容。 特点：特点： DRAM是靠MOS电路中的栅极电容来存储信息的，电容有足够多电荷表示存1，电容上无电荷表示存0。 由于电容上的电荷会逐渐泄漏，一般只能维持12ms，故需要定时充电以维持存储内容不丢失（称为动态刷需要定时充电以维持存储内容不丢失（称为动态刷新）新），所以动态RAM需要设置刷新刷新电路，相应外围电路就较为复杂。 刷新定时间隔一般为几微秒刷新定时间隔一般为几微秒2毫秒毫秒. DRAM的特点的特点是集成度高（存储容量大，可达1Gbit/片以上），功耗低，但速度慢

29、（10ns左右），需要刷新。 DRAM在微机中应用非常广泛，如微机中的内存条（主存）、显卡上的显示存储器几乎都是用DRAM制造的。DD预充电信号读选择线写数据线写选择线读数据线VCgT4T3T2T11 (1) 动态 RAM 基本单元电路读出与原存信息相反读出时数据线有电流 为 “1”数据线CsT字线DDV0 10 11 0写入与输入信息相同写入时 CS 充电 为 “1” 放电 为 “0”T3T2T1T无电流有电流 读出：读出：预充电管预充电管T4T4置有效高电平，置有效高电平， T4 T4 导通，导通，VDDVDD流过流过T4 T4 管管, ,使使“读数据线读数据线”为高电平；为高电平； 因为

30、是读操作，读控制信号使因为是读操作，读控制信号使“读选择线读选择线”为高电平，为高电平，T2T2导通，此时：导通，此时： 若若CgCg存存1 1（高电平），使得（高电平），使得T1T1导通，由于导通，由于T1T1接地，故接地接地，故接地信号通过信号通过T1T1、 T2T2管，使读数据线读出管，使读数据线读出0 0信息（与原存信息信息（与原存信息1 1相相反）。反）。 若若CgCg存存0 0（低电平），使得（低电平），使得T1T1截止，使读数据线继续维持截止，使读数据线继续维持高电平高电平1 1，读出，读出1 1信息（与原存信息信息（与原存信息0 0相反）。相反）。 写入：写入：写入控制信号通过

31、写选择线使得写入控制信号通过写选择线使得T3T3导通，此时，写数据导通，此时，写数据若为高电平若为高电平1 1，就可以通过，就可以通过“写数据线写数据线”向电容向电容CgCg充电，完成充电，完成写写“1 1”操作；写数据若为高电平操作；写数据若为高电平0 0，就电容，就电容CgCg可以通过可以通过 T3 T3向向“写数据线写数据线”放电，使电容放电，使电容CgCg失去电荷，完成写失去电荷，完成写“0 0”操作。操作。 存储工作原理存储工作原理：单元电路读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D行地址译码器001131311A9A8A7A6A531A4A3A2A1A0刷新放大

32、器写数据线读数据线0 (2) 动态 RAM 芯片举例 三管动态 RAM 芯片 (Intel 1103) 读00000000000D0 0单元电路读 写 控 制 电 路A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线0 三管动态 RAM 芯片 (Intel 1103) 写11111 三管动态 RAM 芯片 (Intel 1103) 写A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0

33、刷新放大器写数据线读数据线0A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线011111 三管动态 RAM 芯片 (Intel 1103) 写A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线00100011111 三管动态 RAM 芯片 (Intel 1103) 写A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元电路

34、行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线0111111010001 1 三管动态 RAM 芯片 (Intel 1103) 写A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线0D11111010001 三管动态 RAM 芯片 (Intel 1103) 写A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线0D111110

35、10001 三管动态 RAM 芯片 (Intel 1103) 写读 写 控 制 电 路A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线0D11111010001 三管动态 RAM 芯片 (Intel 1103) 写读 写 控 制 电 路A9A8A7A6A5读 写 控 制 电 路列 地 址 译 码 器读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线0D11111010001 三管动态 RAM 芯片 (Intel 110

36、3) 写读 写 控 制 电 路时序与控制 行时钟列时钟写时钟 WERASCAS A6A0存储单元阵列基准单元行译码列译码器再生放大器列译码器读出放大基准单元存储单元阵列行译码 I/O缓存器数据输出驱动数据输入寄存器 DINDOUT行地址缓存器列地址缓存器 单管动态 RAM 4116 (16K 1位) 外特性DINDOUTA6A0结构特点：结构特点：由于读出信号很小，故要使用特别灵敏的放大电路由于读出信号很小，故要使用特别灵敏的放大电路将信号放大，通常用一个触发器线路完成。将信号放大，通常用一个触发器线路完成。用一个触发器线路完成，故用一个触发器线路完成，故 (4) (4) 列选择线共用列选择线

37、共用128128个列地址选择管（三极管），个列地址选择管（三极管），某列选中（高电平某列选中（高电平1 1），三极管（列选管）导通，存储元），三极管（列选管）导通，存储元与与I/OI/O缓冲器导通，可进行读缓冲器导通，可进行读/ /写操作。写操作。 读放大器 读放大器 读放大器06364127128 根行线Cs01271128列选择读/写线数据输入I/O缓冲输出驱动DOUTDINCs 4116 (16K 1位) 芯片 读 原理 读放大器 读放大器 读放大器630 0 0I/O缓冲输出驱动OUTD 读放大器 读放大器 读放大器06364127128 根行线Cs01271128列选择读/写线数据输

38、入I/O缓冲输出驱动DOUTDINCs 4116 (16K1位) 芯片 写 原理数据输入I/O缓冲I/O缓冲DIN读出放大器 读放大器630 (3) 动态 RAM 时序 行、列地址分开传送写时序行地址 RAS 有效写允许 WE 有效(高)数据 DOUT 有效数据 DIN 有效读时序行地址 RAS 有效写允许 WE 有效(低)列地址 CAS 有效列地址 CAS 有效举例：DRAM 2164A行地址10001 0 0 0列地址 DRAM 2164A：64K1 采用行地址行地址和列地址列地址来确定一个单元； 行列地址分时分时传送， 共用一组地址线； 地址线的数量仅 为同等容量SRAM 芯片的一半。1

39、2345678161514131211109NCDINWERASA0A1A2地A7A5A4A3A6DOUTCASVCC（ 5V）主要引线主要引线RAS：行地址选通信号，用于锁存行地址；CAS：列地址选通信号。 地址总线上先送上行地址，后送上列地址，它们分别在RAS和CAS有效期间被锁存在地址锁存器中。DIN： 数据输入DOUT：数据输出WE=0 数据写入WE=1 数据读出WE：写允许信号DRAM2164DRAM2164的的读出读出过程过程DRAM2164的的写入写入过程过程 DRAM2164DRAM2164的刷新过程的刷新过程 将存放于每位中的信息将存放于每位中的信息读出再照原样写入原单读出再

40、照原样写入原单元的过程元的过程刷新。刷新。 刷新的时序图刷新的时序图 (4) 动态 RAM 刷新 刷新与行地址有关 集中刷新 （存取周期为0.5 s ）“死时间率” 为 128/4 000 100% = 3.2%“死区” 为 0.5 s 128 = 64 s 周期序号地址序号tc0123871 387201tctctctc3999V W01127读/写或维持刷新读/写或维持3872 个周期（1936 s） 128个周期（64 s） 刷新时间间隔 （2 ms）刷新序号tcXtcY 以128 128 矩阵为例tC = tM + tR读写 刷新无 “死区” 分散刷新（存取周期为1 s ）(存取周期为

41、 0.5 s + 0.5 s )以 128 128 矩阵为例W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新间隔 128 个存取周期 分散刷新与集中刷新相结合（异步刷新）对于 128 128 的存储芯片（存取周期为 0.5 s ）将刷新安排在指令译码阶段，不会出现 “死区”“死区” 为 0.5 s 若每隔 15.6 s 刷新一行每行每隔 2 ms 刷新一次三种刷新定时方式的特点：三种刷新定时方式的特点：举例举例: 1.1.一个一个1K1K4 4位的位的DRAMDRAM芯片，若其内部结构排列成芯片，若其内部结构排列成64646464形式，且存取周期为形式

42、，且存取周期为0.10.1s s。 (1)(1)若采用分散刷新和集中刷新相结合的方式，刷新信号若采用分散刷新和集中刷新相结合的方式，刷新信号周期应该取多少周期应该取多少? ? (2)(2)若采用集中刷新，则对存储器芯片刷新一遍需多少时若采用集中刷新，则对存储器芯片刷新一遍需多少时间间? ?死亡时间率是多少死亡时间率是多少? ? 解解:(1)采用分散刷新和集中刷新相结合的方式，对排列成采用分散刷新和集中刷新相结合的方式，对排列成6464形式的形式的DRAM芯片，需在芯片，需在2ms内将内将64行各刷新一遍行各刷新一遍,故刷新信号的时间间隔为故刷新信号的时间间隔为2ms/64=31.25s，故取刷

43、新周，故取刷新周期期31s (2)采用集中刷新对排列成采用集中刷新对排列成6464形式的形式的DRAM芯片，需在芯片，需在2ms内集中内集中64个存取周期刷新个存取周期刷新64行。因为存取周期为行。因为存取周期为0.1s，故对存储器芯片刷新一遍需，故对存储器芯片刷新一遍需64 0.1s=6.4s, 死亡时间率死亡时间率=(64/20000) 100%=0.32%。 3. 动态 RAM 和静态 RAM 的比较DRAMSRAM存储原理集成度芯片引脚功耗价格速度刷新电容触发器高低少多小大低高慢快有无主存缓存 四、只读存储器（ROM） 1. 掩模 ROM ( MROM ) 行列选择线交叉处有 MOS

44、管为“1”行列选择线交叉处无 MOS 管为“0” 2. PROM (一次性编程) VCC行线列线熔丝熔丝断为 “0”为 “1”熔丝未断 3. EPROM (多次性编程 ) (1) N型沟道浮动栅 MOS 电路G 栅极S 源D 漏紫外线全部擦洗D 端加正电压形成浮动栅S 与 D 不导通为 “0”D 端不加正电压不形成浮动栅S 与 D 导通为 “1”SGDN+N+P基片GDS浮动栅SiO2+ + + + +_ _ _ 控制逻辑Y 译码X 译码数据缓冲区Y 控制128 128存储矩阵PD/ProgrCSA10A7A6A0DO0DO7112A7A1A0VSSDO2DO0DO127162413VCCA8

45、A9VPPCSA10PD/ProgrDO3DO7(2) 2716 EPROM 的逻辑图和引脚PD/ProgrPD/Progr功率下降 / 编程输入端 读出时 为 低电平 4. EEPROM (多次性编程 ) 电可擦写局部擦写全部擦写5. Flash Memory (闪速型存储器) 比 EEPROM快EPROM价格便宜 集成度高EEPROM电可擦洗重写具备 RAM 功能 用 1K 4位 存储芯片组成 1K 8位 的存储器？片 五、存储器与 CPU 的连接 1. 存储器容量的扩展 (1) 位扩展（增加存储字长）10根地址线8根数据线DDD0479AA021142114CSWE2片 (2) 字扩展（

46、增加存储字的数量） 用 1K 8位 存储芯片组成 2K 8位 的存储器11根地址线8根数据线？片2片1K 8位1K 8位D7D0WEA1A0A9CS0A10 1CS1 (3) 字、位扩展用 1K 4位 存储芯片组成 4K 8位 的存储器8根数据线12根地址线WEA8A9A0.D7D0A11A10CS0CS1CS2CS3片选译码1K41K41K41K41K41K41K41K4？片8片 2. 存储器与 CPU 的连接 (1) 地址线的连接(2) 数据线的连接(3) 读/写命令线的连接(4) 片选线的连接(5) 合理选择存储芯片(6) 其他 时序、负载例例:5.1 :5.1 设设CPU有有16根地址

47、线，根地址线，8根数据线，并用根数据线，并用MERQ#作作访存控制信号（低电平有效），用访存控制信号（低电平有效），用WR#作读作读/写控写控制信号（高电平为读，低电平为写）。现有下列制信号（高电平为读，低电平为写）。现有下列芯片：芯片：1K4位位RAM； 4K8位位RAM ； 8K8位位RAM ； 2K8位位ROM ； 4K8位位ROM ； 8K8位位ROM及及74LS138译码器和各种门电路，如图译码器和各种门电路，如图4.33所所示。画出示。画出CPU与存储器的连接图，要求：与存储器的连接图，要求： 主存地址空间分配：主存地址空间分配：6000H67FFH6000H67FFH为系统程序为

48、系统程序区；区；6800H6BFFH6800H6BFFH为用户程序区。为用户程序区。 合理选用上述存储芯片，说明各选几片？合理选用上述存储芯片，说明各选几片？ 详细画出存储芯片的片选逻辑图。详细画出存储芯片的片选逻辑图。译码器和门电路逻辑符号：译码器和门电路逻辑符号：例5.1 解: (1) 写出对应的二进制地址码(2) 确定芯片的数量及类型0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15A14A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0

49、 1 0 1 1 1 1 1 1 1 1 1 12K8位1K8位RAM2片1K4位ROM1片 2K8位(3) 分配地址线A10 A0 接 2K 8位 ROM 的地址线A9 A0 接 1K 4位 RAM 的地址线(4) 确定片选信号C B A0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15 A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K 8位1片 ROM1K 4位2片RAM 2K 8位 R

50、OM 1K 4位 RAM1K 4位 RAM&PD/ProgrY5Y4G1CBAG2BG2AMREQA14A15A13A12A11A10A9A0D7D4D3D0WR例 5.1 CPU 与存储器的连接图 应用应用举例举例译码器和门电路逻辑符号：译码器和门电路逻辑符号：解：解：2、首先据题意画出地址空间分配图：首先据题意画出地址空间分配图： 0000H 1FFFH 2000H 5FFFH 6000HF000HFFFFH28KCPU与存储器连接逻辑图如下：图与存储器连接逻辑图如下：图4.35 A15 A14 A13 A12 A11 A10 A0 1 1 1 0 0 0 0 1 1 1 0 1

51、1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 14k4k例例 5 5. .3 3 设设 CPU CPU 有有 20 20 根地址线，根地址线，8 8 根数据线。根数据线。 并用并用 IO/M IO/M 作访存控制信号。作访存控制信号。RD RD 为读命令，为读命令， WR WR 为写命令。现有为写命令。现有 2764 2764 EPROM ( 8K EPROM ( 8K 8 8位位 ), ), 外特性外特性如下：如下：D7D0CEOECE片选信号OE允许输出PGM可编程端PGMA0A12用 138 译码器及其他门电路（门电路自定）画出 CPU和 2764 的连接图。要求地址为 F

52、0000HFFFFFH , 并写出每片 2764 的地址范围。(1) 写出对应的二进制地址码 假设同前，要求最小 4K为系统 程序区，相邻 8K为用户程序区。(2) 确定芯片的数量及类型(3) 分配地址线(4) 确定片选信号1片 4K 8位 ROM 2片 4K 8位 RAMA11 A0 接 ROM 和 RAM 的地址线例 5.3 设 CPU 有 20 根地址线，8 根数据线。 并用 IO/M 作访存控制信号。RD 为读命令， WR 为写命令。现有 2764 EPROM ( 8K 8位 ), 外特性如下：用 138 译码器及其他门电路（门电路自定）画出 CPU和 2764 的连接图。要求地址为

53、F0000HFFFFFH , 并写出每片 2764 的地址范围。D7D0CEOECE片选信号OE允许输出PGM可编程端PGMA0A125.35.3、提高访存速度的措施提高访存速度的措施 采用高速采用高速器件器件: 增加成本太大，无法接受。增加成本太大，无法接受。 调整主存结构调整主存结构1. 1. 单体多字单体多字系统：系统：增加存储器的增加存储器的带宽，即增大带宽，即增大存储字长来提高访问速度。存储字长来提高访问速度。 采采“ “ Cache Cache 主存主存 ”层次存取技术：层次存取技术：具具有很高性能价格比。有很高性能价格比。 2.2.双端口存储器：双端口存储器：通过通过增加两组相互

54、独立的增加两组相互独立的读写控制电路，同时访问共享的高速读写控制电路，同时访问共享的高速存储器存储器来提高访问速度。来提高访问速度。需解决两端口同时访问需解决两端口同时访问同同一一存储单元存储单元发生的冲突问题。发生的冲突问题。110 双端口存储器由于进行双端口存储器由于进行并行的独立操作并行的独立操作，因而是一种，因而是一种高速工作的存储器，在科研和工程中非常有用。高速工作的存储器，在科研和工程中非常有用。 当两个独立的设备分享一个双端口存储器时，可以当两个独立的设备分享一个双端口存储器时，可以从两个不同的访问口同时进行读写数据。从两个不同的访问口同时进行读写数据。译码器MARMDR读写电路

55、ABDBCBAB译码器MARMDR读写电路CB存储器3.3.多体交叉多体交叉存储器存储器 方法：方法：设置设置多个多个一字宽的存储体一字宽的存储体( (每个存储体容量相同、每个存储体容量相同、速度相同、存储字长相同，且有独立的地址寄存器、地址速度相同、存储字长相同，且有独立的地址寄存器、地址译码器、读写电路及驱动电路。译码器、读写电路及驱动电路。 工作：工作：CPUCPU发不同地址到不同存储体以实现发不同地址到不同存储体以实现同时访问同时访问，通过通过并行存取并行存取来提高存取速度。来提高存取速度。 注意：注意：总线是共用的，所以每个存储体需要总线是共用的，所以每个存储体需要分时使用数分时使用

56、数据总线据总线进行传输。进行传输。4.4.相联存储器相联存储器 相相联存储器不按地址访问存储器，而联存储器不按地址访问存储器，而按所存数据字的全按所存数据字的全部部内容内容或部分内容进行查找或存储的或部分内容进行查找或存储的。在顺序访问的存储在顺序访问的存储器中按内容访问要比按地址访问速度快很多。器中按内容访问要比按地址访问速度快很多。 相相联联存储器主要应用存储器主要应用在在“Cache-Cache-主存主存”层次中快速查层次中快速查找找CPUCPU访问内容是否在访问内容是否在CacheCache中的快速检测，以及虚拟存储中的快速检测，以及虚拟存储器中器中“段表、页表、快表段表、页表、快表”

57、的快速检测，此外还应用在数的快速检测，此外还应用在数据库据库与知识库中按关键字进行检索与知识库中按关键字进行检索。 如：如：设设四体低位交叉存储器，存取周期为四体低位交叉存储器，存取周期为T T，总线传输，总线传输周期周期为为t t，为实现流水线方式存取，应满足为实现流水线方式存取，应满足 T T 4 4t t。则在则在4 4体存储器体存储器中连续中连续读取读取 4 4 个字所需的时间个字所需的时间为为T T(4(4 1)1)t=7tt=7t而而单体存储体单体存储体连续访问连续访问4 4个字所需时间为个字所需时间为4T =16t4T =16t5 5. .3 3 高速缓冲存储器高速缓冲存储器一、

58、概述一、概述1. 1. 问题的问题的提出及解决方法提出及解决方法 CPU CPU速度提高远高于内存速度提高，出现速度提高远高于内存速度提高，出现 CPU “CPU “空等空等” ” 现象。而采用高速存储器又带来价位身高用户无法接受。现象。而采用高速存储器又带来价位身高用户无法接受。根据程序根据程序访问的局部性访问的局部性原理，在原理，在CPUCPU和内存之间加入小容量和内存之间加入小容量高速存储器，通过高速存储器，通过CacheCache与主存间信息传送，使得与主存间信息传送，使得CPUCPU访问访问内容绝大部分在高速存储器找到，从而提高存储器速度。内容绝大部分在高速存储器找到，从而提高存储器

59、速度。缓存缓存CPUCPU主存主存容量小容量小速度高速度高容量大容量大速度低速度低DBCPUCache控制部件控制部件CacheRAMAB送主存地址检索(用主存地址作为关键字,查找CAM)前提：每次访问的主存地址都保留在CAM内。命中则发出读 Cache命令, 从Cache取数据不命中则发出读RAM命令, 从RAM取数据二、二、CacheCache的工作的工作原理原理 取指令、数据时先到取指令、数据时先到CACHECACHE中查找：中查找： 找到（称为命中）找到（称为命中）直接取出使用；直接取出使用； 没找到没找到到到RAMRAM中取，并同时存放到中取，并同时存放到CACHECACHE中，中，

60、以备下次使用。以备下次使用。 只要命中率相当高，就可以大大提高只要命中率相当高，就可以大大提高CPUCPU的的运行效率，减少等待。现代计算机中运行效率，减少等待。现代计算机中CACHECACHE的命中率都在的命中率都在90%90%以上。以上。 命中率影响系统的平均存取速度命中率影响系统的平均存取速度 系统系统的平均存取速度的平均存取速度CacheCache存取速度存取速度命中率命中率+ +RAMRAM存取速度不命中率存取速度不命中率 例如：例如：RAMRAM的存取时间为的存取时间为8ns8ns，CACHECACHE的存取的存取时间为时间为1ns1ns，CACHECACHE的命中率为的命中率为90%90