第5讲VHDL对基本电路行为的描述方法ppt课件

1、第五讲第五讲 VHDL言语对根本电路行为的描言语对根本电路行为的描画方法画方法 提纲提纲l对设计实体的描画l对接口的描画：VHDL言语的Entity构造l对接口的描画：对象类型l对行为的描画：VHDL的Architecture构造l采用IEEE 1164lLibrary和 PackagelConfigurationl简单信号赋值语句l简单信号赋值语句：信号的执行机制l条件信号赋值语句l选择信号赋值语句lVHDL中的延迟模型对设计实体的描画对设计实体的描画VHDL言语主要是对设计对象进展描画存放器，逻辑模块，芯片，印制板，系统数字系统的哪些方面需求我们描画接口：设计实体对外部的衔接关系功能：设计

2、实体所进展的操作对接口的描画：对接口的描画：VHDL言语的言语的Entity构造构造l接口是全部端口port的集合lPort是一种新的编程对象：信号lPort具有类型定义，如bitlPort具有任务方式定义：in, out, inout (双向)对接口的描画对接口的描画: 对象类型对象类型lVHDL支持四种根本的对象类型：变量variable,常量constant,信号 signal和文件filel变量和常量类型l和传统的编程言语定义一致l信号类型是针对数字系统的描画而定义的l与变量类型的区别在于信号值是与时间相联络的l信号的内部表示是一个时间-值的序列!该序列常被称为信号的驱动序列Entit

3、y描画实例描画实例对行为的描画：对行为的描画：VHDL的的Architecture构造构造对行为的描画：对行为的描画：VHDL的的Architecture构造构造l描画了输出信号与输入信号之间的关系：信号赋值语句l定义了传输延迟l类型bit在描画真实的物理信号上是不够的：需求采用 IEEE 1164定义采用采用IEEE 1164采用采用IEEE 1164l运用IEEE 1164赋值系统之前需求参与Library和package声明语句Library库和库和 Package包包lLibrariy中包含了映射到实践文件目录的逻辑单元lPackage是类型定义，子程序和函数的集合l用户定义的Pack

4、age和系统PackageConfiguration配置配置Configuration配置配置将数字系统的接口与内部的详细实现别分开来。一个entity可以有多个不同的architecturesConfigurations配置将 entity和一个特定的 architecture对应起来绑定规那么：默许和直接定义设计单元设计单元lVHDL程序由根本设计单元和次级设计单元组成l根本设计单元lEntitylConfigurationlPackage声明l这些都是独立于其他设计单元的部分l次级设计单元lPackage体lArchitecture简单信号赋值语句简单信号赋值语句简单信号赋值语句简单信号

5、赋值语句l常数类型l常数值在VHDL程序中是不能改动的。l在architecture中采用了信号和信号赋值语句l内部信号用来衔接实践的电路元件l一条语句可以转入执行的前提条件是表达式敏感表中的信号有事件event发生l信号赋值语句和电路中的信号存在一一对应的关系lVHDL语句的执行顺序是由电路中的信号事件event的传播来决议的。l文本中的语句顺序和实践的语句执行顺序没有必然的联络简单信号赋值语句：信号的执行机制简单信号赋值语句：信号的执行机制简单信号赋值语句：信号的执行机制简单信号赋值语句：信号的执行机制l假设没有对信号作初始化处置，那么信号的初始值是由信号类型的默许初始值来确定的l信号的时

6、辰-数值对的序列就构成了一个波形lTransaction处置是信号赋值的内部表示lEvent事件对应于信号赋值产生了新值l一个transaction处置所引起的信号赋值有能够没有改动信号的值简单信号赋值语句：信号的执行机制简单信号赋值语句：信号的执行机制l关于信号未来赋值的一个序列就构成了该信号的一个驱动Driverl信号的当前值就是序列头部的transaction中的值简单信号赋值语句：信号的执行机制简单信号赋值语句：信号的执行机制l在一条信号赋值语句中可以定义多个波形元素l该语句描画了在未来时辰信号将要发生的transitionl每一个transition就定义为一个波形元素简单信号赋值语

7、句：信号的执行机制简单信号赋值语句：信号的执行机制l共享的总线信号值是假设确定的？l我们需求对共享的信号值进展“判决l提取全部驱动器队列头中的值l按照判决函数确定信号的值l预定义的IEEE 1164判决类型是 std_logic和std_logic_vector条件信号赋值语句条件信号赋值语句条件信号赋值语句条件信号赋值语句l第一个为真的表达式决议了输出值！选择信号赋值语句选择信号赋值语句选择信号赋值语句选择信号赋值语句l“when others子句可以用来保证一切的情况都被覆盖到了！一个完好的一个完好的VHDL程序模板程序模板VHDL中的延迟模型中的延迟模型l惯性延迟l默许的延迟模型l适宜于

8、描画电路单元，像与非门等的延迟l传输延迟l适宜于描画具有非常小惯性的物理器件，像连线的延迟l全部的输入事件event都传输到输出信号上lDelta延迟lVHDL仿真器为了保证事件的正确执行顺序而自动插入的无穷小延迟VHDL中的延迟模型：惯性延迟中的延迟模型：惯性延迟lsignal = reject time-expression inertial value-expression after time-expression;l最常用的波形表达式VHDL中的延迟模型：惯性延迟中的延迟模型：惯性延迟VHDL中的延迟模型：中的延迟模型：delta延迟延迟VHDL中的延迟模型：中的延迟模型：delta延迟延迟VHDL中的延迟模