计算机硬件结构及工作原理

1、第5章 计算机硬件结构及原理【教学内容及地位、作用】内容摘要地位和作用总线总线的原理及三态门计算机系统设计、组装维护、程序设计、接口设计的知识根底总线分类及总线标准总线缓冲器运算器算术逻辑运算部件ALU定点运算器存储器存储器的分类静态随机存储器SRAM动态随机存储器DRAM只读存储器存储体系结构存储器的层次结构高速缓冲存储器外存储器虚拟存储器控制器控制器的工作原理控制器的组成指令的执行过程控制器的控制方式微程序控制器8086的内部结构【教学目标】1. 认识计算机总线、运算器、存储器、控制器等重要的计算机硬件。2. 了解常见总线PCI、AGP等的特点、运算器的种类和结构特征。l 能领会总线的操作

2、过程；l 能理解单总线结构、双总线结构和三总线结构定点运算器的结构特征。3. 知道计算机的主要硬件结构及其原理。l 知道数据总线、地址总线和控制总线及总线性能指标；l 知道ALU、RAM、ROM、PROM、EPROM、EEPROM、Cache、PC、IR、AR、DR。4. 掌握存储器扩展、存储系统的层次结构、控制器的组成及工作原理。l 能进行简单存储器的扩展设计；l 能理解Cache、虚拟存储器的作用，会进行地址映像；l 能理解控制器的结构及工作原理，熟记8086CPU的内部存放器及功能。【教学重点、难点】1总线的作用及工作原理。2ALU及定点运算器。3存储器扩展及存储技术的实现。48086C

3、PU。 总 线 总线原理及三态门总线：是计算机系统各部件也称模块之间传送信息的公共通道，由假设干条通信线和起驱动、隔离作用的三态门组成。 总线传输的原那么：同一时刻只允许传输1个信号，否那么会出现信号冲突即信号叠加，导致信息传输错误。总线为所连接的多个部件效劳的方法是分时传输。部件与总线的连接：通过三态门来控制。图5-1-1是总线与三态门的连接图。图5-1-1 总线与三态门的连接总线连接包括两个层次： 物理连接：机械和电气方面的连接，是指采用什么样的电缆和连接器，总线的驱动能力和传输距离，传输线的屏蔽、接地和抗干扰技术等。 逻辑连接：主要解决根本信息的缓冲与锁存、总线握手和总线裁决等问题，也即

4、总线时序和总线使用权分配的问题。总线请求：总线在使用时须先由具有总线申请权的主模块向总线控制器件发出请求。主模块是指具有控制功能的模块，如CPU或DMACDMA控制器；受控的模块为附属模块，如存储器或I/O接口。只有主模块才能发出使用总线请求。微型计算机采用总线结构的优点：采用总线结构之后，使系统中各功能部件间的相互关系转变为各部件面向总线的单一关系。一个部件功能板卡只要符合总线标准，就可以连接到采用这种总线标准的系统中，也即总线标准化使微机系统成为一个开放的体系结构。 简化了系统结构。 便于采用模块结构设计方法，简化了软、硬件的设计。 便于系统的扩充和升级。 便于故障诊断和维修，同时也降低了

5、本钱。一、总线的操作过程挂在总线上的各模块是通过总线进行信息交换，即数据传输的，完成一次数据传输要经历以下四个阶段。1.总线请求和仲裁阶段当系统总线上接有多个总线主模块时，需要使用总线的主模块向总线提出申请，由总线仲裁机构确定后，把下一个传输周期的总线使用权交给申请的主模块。2.寻址阶段获得总线控制权的主模块，通过地址总线发出本次打算访问的从模块的地址及有关操作命令，通过译码使被访问的附属模块被选中，从而开始启动。3.数据传送阶段主模块和附属模块进行数据交换。4.结束阶段主、从模块的有关信息均从总线上撤除，让出总线，以便其它模块继续使用。二、总线的通信方式总线上的主、从模块间进行数据传送称为通

6、信。为了保证通信的可靠性，主、从模块间至少应满足下述关系：发送模块在开始发送数据时，接收模块应做好接收的准备。在接收模块没有接收到准确数据前，发送模块不应撤除发送信号。总线上的主、从模块通常采用的三种通信方式：1同步传输同步传输也称为同步通信方式，是指总线上的各模块严格地在时钟控制下工作的方式，如图5-1-2所示。图5-1-2 同步传输主模块从模块CLK特点：要求主模块按严格的时间标准发出地址信号、产生指令，附属模块按严格的时间标准读出数据或写入数据。2半同步传输半同步传输方式是对同步方式的一种改良，如图5-1-3所示。它保存了同步传输的根本特点。总线上的各模块根本上还是在时钟控制下统一动作，

7、对于快速的从模块，采用同步方式；但是对于某些不能在规定时间内完成操作的慢速从模块，可以请求延长操作时间。图5-1-3 半同步传输主模块从模块CLKwait/ready3异步传输异步传输方式也称为应答方式，如图5-1-4所示。图5-1-4 异步传输主模块从模块REQACK进行通信的主、从模块不受统一的时钟控制，而是采用“请求和“应答信号来协调传输过程。三、总线的主要技术参数1总线带宽总线带宽是衡量总线传输速度的重要指标，是指单位时间内总线上可传送的数据量，一般用每秒钟传送的字节数来表示，单位为MBps。2总线位宽总线位宽是指总线能同时传送的数据位数，即总线宽度，如16位、32位、64位等。在工作

8、频率一定的条件下，总线的带宽与总线的位宽成正比。3总线的工作频率总线的工作频率也称为总线的时钟频率，单位为MHz。工作频率越高，总线工作速度越快，总线带宽也越宽。总线位宽、工作频率和总线带宽间的关系为：总线带宽MBps=总线位宽/8×总线工作频率MHz例如：32位总线，工作频率33MHz，那么：总线带宽=32/8×33=132MBps总线分类及总线标准一、总线的分类根据总线所处的位置和应用场合，总线可分为片内总线、片间总线、内总线和外总线四级，如图5-1-5所示。图5-1-5 四级总线示意图1片内总线片内总线是位于微处理器或半导体集成芯片如LSI/VLSI内部，用于连接各部

9、件，如微处理器内部ALU和各种存放器等，进行信息传送的总线。由于受芯片面积及对外引脚数的限制，片内总线大多采用单总线结构，这有利于芯片集成度和成品率的提高。2片间总线片间总线又称元件级总线、芯片级总线、片总线或局部总线，是在微型计算机主板、单板机以及其它一些插件板、卡如各种I/O接口板/卡等子系统中，连接板/卡上的CPU，RAM，ROM，I/O接口等各种芯片的总线。3内总线内总线是用来连接微型计算机系统中各功能部件的总线，又称系统总线或板级总线。系统总线是微型计算机系统中最重要的总线，人们平常所说的微型计算机总线就是指系统总线，如微型计算机总线、AT总线ISA总线、PCI总线等。系统总线又可分

10、为数据总线DB、地址总线AB和控制总线CB，如图5-1-6中所示。 数据总线DB：传送数据信息，双向的三态总线。数据总线的位数是微型计算机的一个重要指标，通常与微处理器的字长相一致。例如Intel 8086微处理器字长16位，其数据总线宽度也是16位。在计算机中指令代码、状态信息、控制信息都称为数据，都可以通过数据总线传送。 地址总线AB：专门传送地址，单向的三态总线。地址总线的位数决定了CPU可直接寻址的内存空间大小，一般来说，假设地址总线为n位，那么可寻址空间为2n字节。如8位微型计算机的地址总线为16位，那么其最大可寻址空间为21664KB。16位微型机的地址总线为20位，其可寻址空间为

11、2201MB。图5-1-6 地址总线、控制总线和数据总线 控制总线CB：传送控制信号、时序信号和状态信息等。控制信号中，有的是微处理器送往存储器和I/O接口电路的，如读/写信号、片选信号、中断响应信号等；也有的是其他部件反应给CPU的，如中断请求信号、复位信号、总线请求信号、设备就绪信号等。所以，控制总线是定向的，即每一根线的方向是一定的、单向的。但在各种结构框图中，控制总线CB作为一个整体，以双向线表示。4外总线外总线也称通信总线，用于两个系统之间的连接与通信。如两台微型计算机系统之间、微型计算机系统与其他电子仪器或电子设备之间的通信。常用的通信总线有IEEE-488总线和RS-232串行总

12、线等。二、总线标准1总线标准化的含义各厂家按相同的几何尺寸，引线信号的定义、数目和时序生产的芯片和插件板/卡，以以保证不同厂家生产的插件板/卡能相互兼容，以满足用户对系统功能的扩充或升级的需要。2总线标准总线标准是指芯片之间、插件板之间及系统之间，通过总线进行连接和传输信息时，应遵守的一些协议与标准，包括硬件和软件两个方面。如总线插槽/插座的尺寸、引脚、信号线定义、总线工作时钟频率、总线仲裁与配置机构、电气标准和实施总线协议的驱动与管理程序等。标准化的微型计算机系统总线有ISA总线AT总线、PCI总线和AGP总线等。常用的外总线通信总线有RS-232C串行总线和IEEE-488总线等。三、典型

13、总线1PCI总线PCIPeripheral Component Interconnect，外围部件互连总线是以Intel公司为首的PCI集团推出的一种局部总线标准。PCI总线的特点：1高性能PCI总线的数据总线宽度为32位，可扩充到64位，初始工作频率为33MHz。32位总线宽度时，最大传输率为132 MBps；64位数据宽度时，最大传输率达264MBps。1995年的新标准将工作频率提升为66MHz，与CPU时钟频率无关，其数据传输率当64位时可达528MBps，并支持猝发式数据传送。2兼容性好，易于开展PCI总线可以与ISA，VL等总线兼容。由于PCI总线与时钟频率无关，所以可以用不同型号

14、的CPU。3自动配置功能PCI总线标准中使用了即插即用-PnPPlug and Play技术。当用户将扩充卡插入PCI系统后，系统的BIOS能根据读到的关于扩充卡的信息，结合系统实际情况，为扩充卡分配存储地址、端口地址、中断和某些定时信息，无需用户干预。4标准PCI总线标准对通信协议、时序关系、负载、电气特性和机械特性都作了严格的规定。这是ISA，EISA和VESA所不及的，这也保证了PCI的可靠性和兼容性。PCI总线在体系结构上，通过PCI桥PCI总线控制器实现PCI总线所需要的全部控制。通过ISA总线扩充控制器ISA桥实现PCI到ISA，EISA等的转换。图5-1-7是用PCI总线构成的微

15、型计算机系统示意图。图5-1-7 PCI总线的连接方式CPUPCI总线控制器ISA总线控制器主存储器AGP显卡磁盘控制器网卡声卡Modem卡CPU总线存储总线AGP总线PCI总线ISA总线2AGP总线AGPAccelerated Graphics Port即加速图形端口。它是Intel公司为了提高视频带宽，提高微型计算机的图形处理能力，尤其是3D图形的处理能力而开发设计的一种总线标准。其视频信号的传输速率在“×1”模式可达266MBps，在“×4”模式下可达1066MBps。比PCI的132MBps至少高出1倍。PCI总线无法满足描绘3D图形所需的高传输速度要求，增大显存容

16、量又增加了显卡的价格，而采用AGP可以在主内存与显示卡之间提供了一条直接的通道，使3D图形数据越过PCI总线，直接送入显示子系统。可突破由PCI总线形成的系统瓶颈。从而实现了以相对低价格来到达高性能3D图形的描绘功能。实际上，AGP不能称为总线，因为总线可以支持多种设备，而AGP是点对点连接，只连接控制芯片和AGP显示卡。所以严格地说，AGP只能算是一种端口。1AGP的性能特点AGP端口是以32位、66MHz的 PCI Revision2.1标准为根底，主要做了四方面重大改良： 对内存的读写操作实行先进的流水线处理。充分利用等待延时，大大地增加了读内存的速度，使其与写内存的速度相当。 AGP总

17、线上的地址信号与数据信号别离。这样设计可以充分利用读写请求与数据传输之间的空闲，使总线效率到达最高。同时也可以有效地分配系统资源，防止了死锁的发生。 AGP比PCI多了一种直接内存执行DIME操作模式，能够扩展地直接使用系统内存，可以大大减轻显存的压力。2AGP标准 AGP 1.0AGP1X、AGP2X：1996年7月，AGP 1.0 图形标准，分为1X和2X两种模式，数据传输带宽分别到达了266MBps和533MBps，工作频率为66MHz，工作电压为3.3V。该标准中的AGP带宽很小，目前已根本被淘汰。 AGP4X：1998年5月，工作频率依然是66MHz，工作电压降低到了1.5v，并且增

18、加了4X模式，数据传输带宽到达了1066MBp。 AGP Pro：与AGP 2.0同时推出，接口比AGP 4X略长一些，其加长局部可容纳更多的电源引脚，可以驱动功耗更大25110w或者处理能力更强大的AGP显卡。该标准完全兼容AGP 4X标准，可以安插AGP 4X显卡。 AGP8X：2000年8月Intel推出，工作电压降到0.8V，并增加了8X模式，数据传输带宽可达2132MBps。图5-1-8是AGP插槽的示意图，表5-1为AGP标准标准。图5-1-8 AGP插槽AGP 1X/2X插槽AGP 4X插槽只用于AGP4X的局部为AGP 4X插槽保存的局部AGP Pro插槽AGP 4X/AGP

19、Pro插槽只用于AGP Pro的局部AGP 4X/AGP Pro插槽只用于AGP 4X的局部表5-1 AGP标准标准AGP 4XAGP 8XAGP 1XAGP 2X工作频率/MHz66666666传输带宽/MBps26653310662132工作电压/V单信号触发次数1244数据传输位宽/b32323232触发信号频率/MHz6666133266总线缓冲器总线作为计算机系统中各部件的公共信息传输通道，当系统运行时各个部件均挂在总线上，为了保证总线上传送数据的正确性，在同一时刻只能允许一个部件向总线发送数据，但允许一个部件或多个部件同时接收数据。为了到达这一要求，可以在器件内部设置三态缓冲器。数

20、据通过三态缓冲器再送入总线，当三态缓冲器处于低阻状态，即输出端为高电平或低电平状态时，器件挂在总线上；当三态缓冲器处于高阻状态，即开路状态或浮空状态时，器件与总线逻辑上“脱开，但物理上仍是连接在一起的。5.2 运 算 器运算器是CPU的重要组成局部，是计算机中用来进行算术、逻辑运算的部件。运算器的核心部件是算术逻辑运算部件ALU。 算术逻辑运算部件ALUALU的功能：完成算术和逻辑运算，是运算器的核心。加法器逻辑运算功能部件控制信号图5-2-1 ALU的逻辑框图控制信号ALU图5-2-2 ALU的逻辑符号ALU的结构：以加法器为根本单元，增加一个逻辑运算功能部件。图5-2-1所示为ALU的逻辑

21、框图，图5-2-2所示为ALU的逻辑符号。输入信号Ai、Bi在不同的控制信号的控制下经过逻辑运算功能部件之后产生不同的信号Xi和Yi，然后与进位信号一起送入加法器进行全加运算，从而到达实现多种算术运算和逻辑运算的目的。 定点运算器结构：由ALU、阵列乘除器、通用或专用存放器组、三态缓冲器以及内部总线等逻辑部件组成。 ALU：运算器的核心部件，用来实现算术逻辑运算。 阵列乘除器：实现乘法和除法的并行运算。 存放器组：存放操作数、中间运算结果以及运算结果的状态。 三态缓冲器：实现对数据的缓存。种类：1按功能划分，运算器可分为定点运算器和浮点运算器。定点运算器是计算机进行定点数运算的部件。定点数的小

22、数点位置固定，因此参与运算的操作数不需重新定位，可直接进行算术运算。2按内部总线的数量，运算器分为单总线、双总线和三总线3种不同的结构。一、单总线结构的运算器图5-2-3所示为单总线结构的运算器示意图。特点： 所有的部件都连接到同一条总线上，因此在同一时间只能有一个数据通过总线在各部件之间传输。 一次双操作数的运算，必须分两次来完成操作数向ALU的输入。 需要A、B两个锁存器来暂时存放将要参加运算的操作数。例如，当执行一次加法运算时，首先将第一个操作数放入锁存器A中，再将第二个操作数放入锁存器B中，然后两个操作数同时进入ALU中进行加法运算，运算的结果再通过总线放入目的存放器中。控制简单，速度

23、慢。二、双总线结构的运算器图5-2-4所示为双总线结构的运算器示意图。特点： 采用两条总线来传送操作数，两个操作数可同时送至ALU进行运算。 运算的结果不能直接送到总线上，必须通过一个缓冲器再送到总线上。 双总线结构的运算器在速度上要比单总线的快。图5-2-3 单总线结构的运算器图5-2-4 双总线结构的运算器三、三总线结构的运算器图5-2-5所示为三总线结构的运算器示意图。特点： 采用两条总线来传送操作数，并且还专门有第三条总线用来传送运算结果。 只要ALU的运算速度足够快，算术、逻辑运算就可以一步完成。 总线旁路器用于把不需要通过ALU进行运算的数据直接输出。 速度最快。图5-2-5 三总

24、线结构的运算器5.3 存 储 器 存储器分类一、按存储介质分类1半导体存储器 以二极管、晶体管或MOS管等半导体器件作为存储元件的，如计算机的内存。2磁存储器以磁性材料作为存储介质。常用的磁存储器是磁带、磁盘等磁外表存储器，如计算机的硬盘、软盘。3光存储器采用激光技术在记录介质上进行读/写的存储器。如只读光盘CD-ROM等。二、按存取方式分类 1随机存储器Random Access Memory，RAM随机存储器：任何一个存储单元的内容都可以随机存取，存取时间与存储单元的物理位置无关。随机存储器按其电路形式可分为双极型和MOS型。双极型存储器存取速度快，但是功耗大，集成度小

25、，一般作为容量较小的高速缓冲存储器。MOS型存储器按MOS工艺制成，分为静态存储器SRAM和动态存储器DRAM。动态存储器的存储内容需定时刷新。2只读存储器Read Only Memory，ROM只读存储器按其制作工艺和使用特性可分为固定只读存储器ROM、可编程只读存储器PROM、可擦除可编程只读存储器EPROM和电擦除可编程只读存储器EEPROM。 ROM：内容在生产时事先写入，计算机工作时只能读出，而不能随机写入。 PROM：内容是在使用时由用户写入的，一旦写入不能更改。 EPROM：由用户写入，紫外线擦除，可屡次改写。 EEPROM：由用户写入，电脉冲擦除，可屡次改写。3串行访问存储器S

26、equential Access Memory，SAM读写操作按物理位置的先后顺序寻找地址，如磁带。在微型计算机中使用不多。三、按在计算机中的作用分类1主存储器主存储器简称主存，也称为内存，通过内存总线与CPU连接，用来存放正在执行的程序和处理的数据，可以和CPU直接交换信息。内存的常见类型： DDR SDRAMDouble Data Rate Synchronous Dynamic Random Access Memory，同 步 双 倍 速率 传 输 动 态 随 机 存储器是现在的主流内存标准。图5-3-1是典型DDR SDRAM的外观图。图5-3-1 DDR SDRAM的外观图 RDRA

27、M也称为Rambus开发它的公司名字，RDRAM的运行频率从300MHz到600MHz，比SDRAM和DDR SDRAM高了许多。图5-3-2是RDRAM的外观图。 图5-3-2 RDRAM的外观图2辅助存储器辅助存储器简称辅存，也称为外存，需通过专门的接口电路与主机连接，不能和CPU直接交换信息，用来存放暂不执行或还没被处理的程序或数据。 3缓冲存储器缓冲存储器简称缓存Cache，用在两个速度不同的部件之间，如CPU与主存之间。4闪速存储器Flash Memory闪速存储器亦称快擦写存储器，可在不加电的情况下长期保存信息，具有非易失性，能在线快速擦除与重写，兼有EEPRO

28、M和SRAM的优点。是代替EPROM和EEPROM的理想器件，也是未来小型磁盘的替代品。闪速存储器目前已广泛应用于笔记本电脑和便携式电子通信设备中。存储器内部存储器内存、主存外部存储器外存、辅存缓冲存储器闪速存储器随机存储器RAM只读存储器ROM磁盘磁带光盘硬盘软盘MOS型静态SRAM动态DRAM掩模型ROMMROM可编程ROMPROM可擦除PROMEPROM电可擦除PROMEEPROM双极型图5-3-3 存储器分类存储器的分类如图5-3-3所示。 静态随机存储器SRAM一、根本存储单元电路图5-3-4 六管静态存储电路a电路图b逻辑符号静态存储器的根本存储单元电路如图5-3-4所示。1双稳态

29、触发器：VT1VT4构成，两个稳定状态分别表示1或者0，例如A点为高电平，B点为低电平，表示1，相反那么表示0。2VT5、VT6：门控管，当行选择线X为高电平时，VT5、VT6管导通，A点和B点分别与内部数据线D和也称位线接通。3VT7 、VT8：门控管，控制该存储单元的内部数据线是否与外部数据线接通。当列选择线Y也为高电平时，VT7、VT8管导通，内部数据线与外部数据线接通，表示该单元的数据可以读出或者把外部数据线上的数据写入到该存储单元。4读出：行选择线X与列选择线Y均为高电平，VT5、VT6、VT7、VT8管均导通，A点与D接通，B点与接通，D、又与外部数据线接通，假设原来存入的是1，A

30、点为高电平，那么D为高电平；B点为低电平，那么为低电平，二者分别通过VT7、VT8管输出到外部数据线，即读出1。相反，假设A点为低电平，那么D为低电平；B点为高电平，那么为高电平，二者分别通过VT7、VT8管输出到外部数据线，即读出0。读出信息时，双稳态触发器的状态不受影响，故为非破坏性读出。5写入：首先将要写入的数据送到外部数据线上。假设该单元被选中，那么行选择线X与列选择线Y为高电平，VT5、VT6、VT7、VT8管均导通，外部数据线上的数据就分别通过VT7、VT5管和VT8、VT6管送到触发器的A点与B点，假设写入的是1，那么VT2导通，B点为低电平，VT1截止，A点为高电平，写入结束，

31、状态保持；假设写入的是0，那么状态相反，A点为低电平，B点为高电平。但如果电源掉电后又恢复供电时，双稳态触发器发生状态竞争，即掉电前写入的信息不复存在，因此SRAM被称为易失性存储器。二、静态RAM的组成静态RAM一般是由存储体、地址译码电路、读/写驱动电路、控制电路、地址存放器和数据缓冲器组图5-3-5 静态RAM结构组成原理图成，其结构组成原理图如图5-3-5所示。1存储体存储体是存储信息的实体，由假设干个能存储一位二进制数的位存储单元构成。图5-3-5所示RAM中的存储体是一个由64×64 = 4096个六管静态存储电路组成的存储矩阵。2译码电路用于对来自CPU的地址码进行译码

32、，以便选择地址码所指定的存储单元。图5-3-5所示RAM中，采用了双译码方式，X地址译码器输出端提供X0X63共64根行选择线，而每一行选择线接在同一行中的64个存储电路的行选端，故行选择线能同时为该行64个行选端提供行选择信号。Y地址译码器输出端提供Y0Y63计64根列选择线，而同一列中的64个存储电路共用同一位线，故由列选择线可以同时控制它们与输入/输出电路I/O电路连通。很显然，只有行、列均被选中的某个单元存储电路，在其X向选通门与Y向选通门同时被翻开时，才能进行读出信息和写入信息的操作。3I/O电路用于读出/写入信息。图5-3-5中所示的存储体是容量为4K×1b的存储器，因此

33、，它仅有一个I/O电路。如果要组成字长为4位或8位的存储器，那么每次存取时，同时应有4个或8个单元存储电路与外界交换信息，这种存储器中，将列按4位或8位分组，每根列选择线控制一组的列向门同时翻开；相应地I/O电路也应有4个或8个，每一组的同一位，共用一个I/O电路。I/O电路还有对读出的信息进行放大的作用。4控制电路对存储芯片进行选择及对选中的存储单元进行读/写控制。在实际应用中，一个RAM芯片的存储容量很难满足要求，所以存储器一般是由多个存储芯片构成的。这样，地址不同的存储单元，可能处于不同的芯片中，因此，在选择地址时，应先选择其所属的芯片。这一工作是通过每块芯片的片选控制完成的，只有当片选

34、端加上有效信号时，才能对该芯片进行读或写操作。一般片选信号由地址码的高位译码产生。对于选中的芯片的存储单元可以进行读/写操作，读/写操作由读/写控制信号R/确定，高电平信号为读操作，低电平信号为写操作。5地址存放器用于接收来自CPU的地址码，继而送到行、列地址译码器进行地址译码。6数据缓冲器控制存储器与系统数据总线之间的数据输入/输出。三、静态RAM的读/写过程1读出过程 地址码A0A11加到RAM芯片的地址输入端，经X与Y地址译码器译码，产生行选与列选信号，选中某一存储单元，该单元中存储的代码，经一定时间，出现在I/O电路的输入端。I/O电路对读出的信号进行放大、整形，送至输出缓冲存放器。缓

35、冲存放器一般具有三态控制功能，在门控信号无效时，所存数据还不能送到数据总线DB上。 在送上地址码的同时，还要送上读/写控制信号R/或、和片选信号。读出时，使R/=1，=0，这时，输出缓冲存放器的三态门将被翻开，所存信息送至DB上，存储单元中的信息被读出。2写入过程 地址码加在RAM芯片的地址输入端，选中相应的存储单元，使其可以进行写操作。 将要写入的数据放在DB上。 加上片选信号=0及写入信号R/0。这两个有效控制信号翻开三态门使DB上的数据进入输入电路，送到存储单元的位线上，从而写入该存储单元。四、静态RAM芯片的扩展由于每一个RAM芯片的存储容量都是有限的，所以实际的存储器是由假设干个芯片

36、进行相应的连接、扩展而成的。根据存储器的容量要求和所采用的芯片的容量、引脚的不同，存储器扩展分为3种情况： 字扩展：存储芯片容量不能满足存储器的要求。如用2K×8b的存储芯片构成16K×8b的存储器。 位扩展：存储芯片的位数不能满足存储器的要求。如用8K×8b的存储芯片构成8K×16b的存储器。 字、位同时扩展：存储芯片的容量和位数都不能满足存储器的要求。如用2K×4b的存储芯片构成8K×8b的存储器。存储器扩展的根本步骤是：1根据存储器容量和芯片容量，确定应采用的芯片数。芯片数=存储器容量/芯片容量。2 根据芯片的引脚，确定存储芯片

37、与CPU的连接方式，包括数据线、地址线、读/写信号、片选信号的连接。连接的原那么是：1地址线对应连，即直接将存储芯片的地址引脚连接到地址总线的对应位上。2位扩展时，数据线并行连接；字扩展时，数据线对应连接。3读/写信号对应连接。4位扩展时，各芯片共用片选信号；字扩展时各芯片分用片选信号。片选信号可通地址码高位局部译码获得。3地址分配，确定各芯片的存储地址范围。【例5.1】用6116芯片构成8K×8b的存储器。分析：6116的引脚如图5-3-6所示。图5-3-6 6116引脚图由引脚图可知，芯片的地址线位数为11根，所以存储芯片共有2K个存储单元；数据线位数为8根，每个存储单元有8位二

38、进制数。所以，6116为2K×8b的存储芯片。构成8K×8b的存储器需进行字扩展。6116芯片的读控制信号为，写控制信号为，片选信号为，三个控制信号都为低电平有效。解：1确定芯片数。芯片数=8K×8b/2K×8b=4片2确定与CPU的连接。如图5-3-7所示。图5-3-7 存储器字扩展连接图其中，各芯片的8个数据引脚D0D7对应连于数据总线的D0D7上，地址引脚A0A10连接到地址总线A0A10上，由地址码的高位A12、A11通过2线-4线译码器译码得到4个不同的低电平片选信号送到各芯片的片选端，读/写信号和直接与CPU的读信号和写信号连接。3存储地址分

39、配。A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 地址范围第一片2K第二片2K第三片2K第四片2K0 0 0 0 0 0 0 0 0 0 0 0 0 0000H0 0 1 1 1 1 1 1 1 1 1 1 1 07FFH0 1 0 0 0 0 0 0 0 0 0 0 0 0800H0 1 1 1 1 1 1 1 1 1 1 1 1 0FFFH1 0 0 0 0 0 0 0 0 0 0 0 0 1000H1 0 1 1 1 1 1 1 1 1 1 1 1 17FFH1 1 0 0 0 0 0 0 0 0 0 0 0 1800H1 1 1 1 1 1 1 1

40、 1 1 1 1 1 1FFFH【例5.2】用2114芯片构成1K×8b的存储器。分析：2114的引脚图如图5-3-8所示。由图可知，2114芯片为1K×4b的存储芯片，构成1K×8b的存储器需要进行位扩展。为读写控制引脚，低电平信号控制写操作，高电平信号控制读操作。片选信号为。解：1确定芯片数。芯片数=1K×8b/1K×4b=2片2确定与CPU的连接。如图5-3-9所示。两个芯片的4个数据引脚I/O1I/O4应分别连于数据总线的低4位D0D3和高4位D4D7上；地址引脚A0A9连接到地址总线A0A9上， 2个芯片共用一个片选信号，可利用CPU

41、的A10地址通过反相器提供。读/写复用信号接到CPU的引脚上。图5-3-9 存储器位扩展连接图图5-3-8 2114引脚图3存储地址分配。A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 地址范围0 0 0 0 0 0 0 0 0 0 0 0000H1K0 1 1 1 1 1 1 1 1 1 1 03FFH【例5.3】用2114芯片构成2K×8b的存储器。分析：如前所述，2114为1K×4b的存储芯片，要构成2K×8b的存储器，需字、位同时扩展。解：1芯片数=2K×8b/1K×4b=4片图5-3-10 存储器字、位同时扩展连接

42、图2与CPU的连接，如图5-3-10所示。图中，字扩展局部分用不同的片选信号，位扩展局部共用相同的片选信号。3存储地址分配。A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 地址范围第一组1K第二组1K0 0 0 0 0 0 0 0 0 0 0 0 0000H0 0 1 1 1 1 1 1 1 1 1 1 03FFH0 1 0 0 0 0 0 0 0 0 0 0 0400H0 1 1 1 1 1 1 1 1 1 1 1 07FFH静态RAM芯片的种类很多，除上述用到的6116和2114芯片外，常用的还有62648K×8b、6212816K×8b、6

43、225632K×8b等。不同静态RAM的内部结构根本相同，只是不同容量其存储矩阵的排列结构不同。 动态随机存储器DRAM一、DRAM根本存储电路1结构：DRAM的根本存储单元由一个MOS管和一个电容组成，如图5-3-12所示。2存储原理：DRAM存储单元是靠电容来存储信息的，电容充有电荷表示存储信息1，没有电荷表示存储信息0。当行、列选择线都为高电平时，存储单元被选中，VT1、VT2管导通。执行写操作时，如写入1，数据线上为高电平，对电容C充电；如写入0，数据线上为低电平，电容上的电荷很快被释放掉。执行读操作时，假设存储的信息为1，电容上有电荷，在数据线上产生输出信号；假设存储的信息

44、为0，电容上没有电荷，数据线上没有输出信号。在执行读操作后，电容上的电荷被泄露掉，这是一种破坏性读出，因此在读操作后要立即重新写入原有的信息，以保证所存储的信息不变。此外，由于电容上存储的电荷总存在着泄露，时间一长信息就会丧失，所以需要每隔一定时间一般2 ms对电容进行一次充电，以补充泄漏掉的电荷，这就是所谓的存储器“刷新或“再生。3刷新方式：DRAM采用读出方式进行刷新。因为读出后马上进行重写，所以读出过程也就是刷新过程。只要定时对全部存储单元执行一遍读操作，而信息不向外输出，就可以实现信息的再生或刷新。刷新操作是逐行进行的，即每次刷新一行。列选择信号行选择信号刷新放大器数据线VT1VT2C

45、图5-3-12 单管DRAM根本存储单元电路4优点：内部线路简单，集成度高，功耗小，价格较廉价。它的缺点是需要刷新电路，外部电路复杂。二、DRAM的结构特点动态RAM和静态RAM一样，其存储体也是由许多根本存储单元排列组成的二维存储矩阵。为了保证足够高的集成度、减少芯片对外封装引脚数目和便于刷新，DRAM的结构具有两个特点：一是DRAM芯片一般都设计成位结构形式，即每个存储单元只有一个数据位，一个芯片上含有假设干字，如8 K×lb、16K×lb、64K×lb或256K×lb等；二是DRAM芯片引脚上的地址线是复用的。因为地址总是分成行地址和列地址两局部，

46、所以芯片内部设置有行地址锁存器和列地址锁存器。在对DRAM进行访问时，先由行地址选通信号把行地址打入行地址锁存器，随后再由列地址选通信号把列地址打入列地址锁存器，访问地址分两次打入，使DRAM芯片的对外地址线引脚大大减少，仅需与行地址相同即可。三、DRAM控制电路CPU刷新地址计数器地址多路开关刷新定时器仲裁电路时序发生器DRAM图5-3-13 DRAM控制器的逻辑结构图地址总线地址读/写DRAM工作时，除了正常的读/写操作之外，还要定时刷新，因而需要设置专门的控制电路DRAM控制器来管理DRAM芯片的工作。DRAM控制器是CPU和DRAM芯片之间的接口电路，它将CPU的信号变换成适合DRAM

47、芯片的信号，DRAM控制器为系统设计带来很大方便。图5-3-13所示为DRAM控制器的逻辑结构图。图中各局部的功能如下：地址多路开关用来把CPU输出的内存地址转换成行地址和列地址，在和信号的控制下，分两次送入DRAM芯片，实现行、列地址的分时打入。刷新定时器控制DRAM芯片的刷新定时时间。刷新地址计数器用来提供逐行刷新时的刷新地址。仲裁电路的作用是，当来自CPU的读写/请求和来自刷新定时器的刷新请求同时到来时，由仲裁电路对二者的优先权进行裁决。时序发生器产生行地址选通信号、列地址选通信号、写信号。 只读存储器ROM只读存储器的内容是预先写好的程序和数据，一旦写入，使用时就只能读出不能写入，并且

48、断电后能长期保存。根据制造工艺和功能的不同，只读存储器可分为掩模式只读存储器MROM、可编程只读存储器PROM、可擦除可编程只读存储器EPROM和电可擦除可编程只读存储器EEPROM。一、掩模式只读存储器Masked ROM，MROM掩模式只读存储器是由生产厂家根据用户提供的程序和数据，先把要存储的信息制作成掩模，然后经过两次光刻而制成的。一旦制成后，信息就不能更改。掩模式只读存储器的存储单元可用二极管、MOS管、双极型晶体管构成。其中MOS型只读存储器功耗小、速度慢，适用于一般微型计算机系统；而双极型只读存储器功耗大、速度快，适用于速度要求较高的微型计算机系统。地址译码器UDD单元0单元1单

49、元2单元3D3D2D1D000011011图5-3-14 掩模式只读存储器构成原理图A1A0图5-3-14所示为一个简单的4×4位MOS型只读存储器。两位地址码A1、A0译码后输出4条字选择线，分别选中4个单元，每个单元有4位数据D3D0输出。图中所示的矩阵中，在行和列的交叉点上是否连有MOS管，决定了存储元存储的信息是1还是0。假设地址线A1A0=00，那么字线00为高电平，选中单元0。假设有MOS管与其相连如D3、D1、D0列，那么MOS管导通，对应的数据线输出为0；假设没有MOS管相连，那么输出为1，所以单元0的内容为0100。依此类推，可以读出单元1的内容为1001，单元2的

50、内容为0111，单元3的内容为1010。二、可编程只读存储器Programmable ROM，PROMPROM出厂时是空白的，允许编程一次，用户可以根据自己的需要确定ROM中的内容，所以称为可编程只读存储器。图5-3-15所示为双极型晶体管组成的熔丝型PROM，这种存储器是用熔丝的接通和断开来表示所存储的信息。每个双极型晶体管的发射极上串接一个熔丝，出厂时所有管子上的熔丝是全部接通的，表示存储的信息全部为1。用户编程时，对需要写入0的位通过较大的电流使熔丝熔断，即该位存入了信息0，熔丝未被熔断的位仍为1，从而实现了编程。但是，熔丝一旦烧断再无法恢复，所以PROM只允许编程一次。 图5-3-16

51、 浮栅型MOS EPROM原理图UDD选择线Di浮栅管图5-3-15 PROM原理图熔丝行选择线Di列选择线UDD三、可擦除可编程只读存储器Erasable PROM，EPROMEPROM中存放的信息可以通过紫外线的照射来擦除，擦除后可以用电流脉冲重新写入程序或数据，而且可以屡次进行擦除和重写，所以称为可擦除可编程只读存储器。EPROM的存储单元由一个浮栅管和一个MOS管串接起来构成，如图5-3-16所示。浮栅管与普通的P沟道增强型MOS管相似，只是栅极浮空没有引出端，周围被二氧化硅绝缘层包围，称为浮栅。原始状态的浮栅不带电荷，浮栅管不导通，位线上是高电平，即存储的信息为1。当在浮栅管的漏极D

52、和源极S之间加上25 V的高电压和编程脉冲时，D、S间被瞬时雪崩击穿，大量电子通过绝缘层注入到浮栅，使浮栅管处于导通状态，即存储的信息为0。由于浮栅被绝缘层包围，注入的电子不会泄露，保存的信息也就不会丧失。EPROM芯片上有一个石英玻璃窗口，当用紫外线照射窗口时，所有存储元电路中浮栅管浮栅上的电荷会形成光电流泄露，使电路又恢复成原始状态，从而擦除了所有信息，擦除后的EPROM还可以重新编程。EPROM的优点是可以进行屡次编程，它的缺点是需要擦除重写时，必须从系统中拆下来，在紫外线灯下照射20min，擦除原有信息后，再用专门的编程器重新写入新的程序或数据。另外，EPROM芯片照射后，其中的全部信

53、息都被擦除，不能实现局部内容的修改。四、电擦除可编程只读存储器Electrically EPROM，EEPROM电擦除可编程只读存储器EEPROM是在EPROM的根底上开发出来的。EEPROM采用加高电压的方法来擦除芯片中的原有信息，能够防止EPROM的缺点。EEPROM可以在线编程和擦除，即在电路中直接用电来擦除和改写，而不用像EPROM那样必须从电路中拔下来；另外，EEPROM的擦除和编程是以字节为单位进行的，可以方便地改写其中的任一局部内容，而不必像EPROM那样必须全部擦除和重写。EEPROM既可以在断电的情况下保持信息不丧失，又可以像RAM那样随机地进行改写，因而兼有RAM和ROM的功能特点，使用起来十分方便。但EEPROM并不能用来代替RAM，它在正常工作方式中一般是只读不写的，擦除一个单元虽然比EPROM要快得多，但与RAM的写入速度相比仍相差甚远，EEPROM每字节的写入周期要几毫秒，比RAM长得多。五、闪速存储器Flash Memory闪