微机原理第5章

1、南京理工大学南京理工大学Nanjing University of Science & Technology微机原理及应用微机原理及微机原理及应应用用PC机的其它总线机的其它总线IBM PC的系统总线及时序的系统总线及时序IBM PC/XT CPU子系统子系统总线及时序总线及时序指令周期、总线周期和指令周期、总线周期和T状态状态 v指令周期：指令周期：执行一条指令所需要的时间。执行一条指令所需要的时间。说明：不同指令的指令周期是不同的。说明：不同指令的指令周期是不同的。指令周期可划分为若干个总线周期。指令周期可划分为若干个总线周期。v总线周期：总线周期：CPU从存储器或输入输出端口存取

2、一个字节从存储器或输入输出端口存取一个字节所需的时间。所需的时间。vl时钟周期时钟周期(T状态状态)：T状态是状态是CPU处理动作的最小单位。处理动作的最小单位。每个总线周期至少包含每个总线周期至少包含4个时钟周期即个时钟周期即T1T4状态。状态。 8088的时钟频率为的时钟频率为5MHz，故时钟周期或一个，故时钟周期或一个T状态为状态为200ns。在。在IBM PC中，系统时钟频率为中，系统时钟频率为4.77MHz，故一个，故一个T状态为状态为210ns。微机的总线结构微机的总线结构 l l 总线的分类总线的分类 按照总线在微机中所处位置不同，可把总线分为以下按照总线在微机中所处位置不同，可

3、把总线分为以下4类：类：1 1片内总线：片内总线：(在在CPU内部内部)2 2片级总线：片级总线：在一块印制电路板内，尤其是主机板内在一块印制电路板内，尤其是主机板内3 3系统总线：系统总线：主机板与扩展板连接的总线，如连接显卡、声主机板与扩展板连接的总线，如连接显卡、声卡，是微机特有的，也称板级总线。卡，是微机特有的，也称板级总线。4 4外总线：外总线：即通讯总线，用于微机系统与其它电子设备的连即通讯总线，用于微机系统与其它电子设备的连接，如接，如RS-232，IEEE-488，不是微机所特有。，不是微机所特有。l l 总线的三态性总线的三态性三态：三态：指输出有指输出有逻辑高电平、逻辑低电

4、平和浮空三种状态逻辑高电平、逻辑低电平和浮空三种状态。当处于浮空状态时，总线电路呈现极高的输出阻抗，如同当处于浮空状态时，总线电路呈现极高的输出阻抗，如同与外界隔绝一样。与外界隔绝一样。 总线电路的这种三态性，既保证了在任何时刻，只允总线电路的这种三态性，既保证了在任何时刻，只允许此刻进行信息交换的设备占用总线，其他设备与总线完许此刻进行信息交换的设备占用总线，其他设备与总线完全脱离，不会影响信息的正常传递，又为其他快速信息传全脱离，不会影响信息的正常传递，又为其他快速信息传递方式递方式(如如DMA)提供了必要条件。提供了必要条件。总线的三态性是现在问总线的三态性是现在问世的所有微处理器的共性

5、。世的所有微处理器的共性。 微处理器微处理器(包括包括8088/8086)的地址总线、数据总线及部的地址总线、数据总线及部分控制总线均采用三态缓冲器式总线电路。分控制总线均采用三态缓冲器式总线电路。微机的总线结构微机的总线结构 IBM PC/XT CPU子系统子系统 IBM PC/XT的的CPU子系统除子系统除了核心器件了核心器件8088以外，还需要以外，还需要附加：附加：v 地址锁存器地址锁存器 Intel8282或或74LS373v 时钟发生器时钟发生器8284v 数据总线驱动器数据总线驱动器v Intel8286或或74LS245v 总线控制器总线控制器8288等等80883432293

6、13017233322192118161514131211109876543239383736352627282524BHERDLOCKRQ/GT0RQ/GT1NMITESTMXREADYCLKRSTINTRAD0AD1AD2AD3AD4AD5AD6AD7A8 A9 A10A11A12A13A14A15A16/S3A17/S4A18/S5A19/S6S0S1S2QS0QS11. 最小组态工作模式最小组态工作模式8086CPU处于最小组态工作模式时，处于最小组态工作模式时， 系统中只有一个系统中只有一个CPU， CPU的控制总线信号直接由引脚的控制总线信号直接由引脚 24 31 接出接出最小的含

7、义是：最小的含义是：系统中的存储器容量较小，系统中的存储器容量较小， 外设端口也较少，外设端口也较少， 所需的系统总线控制逻辑的规模较小，所需的系统总线控制逻辑的规模较小， 总线的驱动能力不高。总线的驱动能力不高。最小组态工作模式适用于小规模应用场合。最小组态工作模式适用于小规模应用场合。8088的两种工作模式的两种工作模式1. 最大组态工作模式最大组态工作模式8086CPU处于最大组态工作模式时，系统中可包含两个或处于最大组态工作模式时，系统中可包含两个或 两个以上两个以上CPU，8086称为主处理器，其他的称为协处理器称为主处理器，其他的称为协处理器 8087 数学协处理器，数学协处理器，

8、8089 输入输出协处理器输入输出协处理器 CPU的控制总线信号由引脚的控制总线信号由引脚 24 31经经8288总线控制器转换后接出。总线控制器转换后接出。最大的含义是：最大的含义是：构成的计算机系统规模较大，构成的计算机系统规模较大， 存储器容量较大，外设端口也较多，存储器容量较大，外设端口也较多， 总线的控制和驱总线的控制和驱 动能力较强，动能力较强， 构成多处理器系统，显著提高系统的工作效率构成多处理器系统，显著提高系统的工作效率8088的两种工作模式的两种工作模式8088的两种组态的两种组态最小组态：最小组态：单处理器系统单处理器系统最大组态：最大组态：多处理器系统：主处理器，协处理

9、器。多处理器系统：主处理器，协处理器。协处理器：协处理器：数学协处理器数学协处理器8087；输入；输入/输出协处理器输出协处理器8089。它们都有自己的指令系统，可以对其编制程序。它们都有自己的指令系统，可以对其编制程序。最最 小小 组组 态态最最 大大 组组 态态MN/MX接接5VMN/MX接地接地构成单处理器系统构成单处理器系统构成多处理器系统构成多处理器系统 控制信号由控制信号由CPU提供提供 控制信号由控制信号由8288提供提供最小组态下最小组态下CPU子系统子系统最大组态下最大组态下CPU子系统子系统VccA15A16/S3A17/S4A18/S5A19/S6(HIGH) MN/MX

10、RDRQ/GT0 (HOLD)RQ/GT1 (HLDA)LOCK (WR)S2 (IO/M)S1 (DT/ R)S0 (DEN)QS0 (ALE)QS1 (INTA)TESTREDAYRESETGNDA14A13A12A11A10A9 A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND12345678910111213141516171819204039383736353433323130292827262524232221最大组态(最小组态)8088引脚图引脚图8088的引脚功能的引脚功能 8088343229313017233322192118161514131

11、211109876543239383736352627282524BHERDLOCKRQ/GT0RQ/GT1NMITESTMXREADYCLKRSTINTRAD0AD1AD2AD3AD4AD5AD6AD7A8 A9 A10A11A12A13A14A15A16/S3A17/S4A18/S5A19/S6S0S1S2QS0QS1地址和数据线地址和数据线AD7AD0：地址和数据分时复用，三态地址和数据分时复用，三态A15A8：地址，输出，三态地址，输出，三态A19A16/S6S3：地址状态复用地址状态复用, 输出输出, 三态三态其中：其中：S3, S4 ：指明当前正使用的段寄存器。指明当前正使用的段寄

12、存器。其编码和使用的段寄存器如下：其编码和使用的段寄存器如下：00为为ES，01为为SS，10为为CS，11为为DS。S5：输出输出, 指明中断允许标志指明中断允许标志IF的当前状态。的当前状态。 S6：始终为低电平，没定义始终为低电平，没定义8088引脚的分时复用引脚的分时复用 8086/8088地址地址/数据线的分时复用特性数据线的分时复用特性 为了减少芯片上的引脚数目，为了减少芯片上的引脚数目，8086/8088CPU都采用了分都采用了分时时/复用的地址复用的地址/数据总线。数据总线。 当执行存储器读写或当执行存储器读写或I/O读写，并在读写，并在CPU总线周期的总线周期的T1周周期时，

13、作地址总线输出，在其他期时，作地址总线输出，在其他T状态时均作为双向数据总状态时均作为双向数据总线使用。线使用。 为了使地址信息在整个总线周期中均保持有效状态，必须为了使地址信息在整个总线周期中均保持有效状态，必须设置地址锁存器把设置地址锁存器把T1状态上输出的地址信息进行锁存。状态上输出的地址信息进行锁存。8086和和8088用于地址锁存的控制信号为用于地址锁存的控制信号为ALE，这是一条专用的高，这是一条专用的高电平有效的输出信号。电平有效的输出信号。8088的引脚功能的引脚功能控制和状态线控制和状态线(最大组态最大组态)S2,S1,S0：输出，三态输出，三态8088在最大组态下，没有在最

14、大组态下，没有WR、DEN、DT/R、IO/M等对存储器和等对存储器和I/O端口进行读端口进行读写控制的直接信号，这些信号由总线控制写控制的直接信号，这些信号由总线控制器器8288根据根据8088提供的这提供的这3个状态信号译个状态信号译码后输出。码后输出。RQ/GT0，RQ/GT1：是最大组态下是最大组态下DMA请求允许信号。请求允许信号。8088343229313017233322192118161514131211109876543239383736352627282524BHERDLOCKRQ/GT0RQ/GT1NMITESTMXREADYCLKRSTINTRAD0AD1AD2AD3A

15、D4AD5AD6AD7A8 A9 A10A11A12A13A14A15A16/S3A17/S4A18/S5A19/S6S0S1S2QS0QS1控制和状态线控制和状态线(最大组态最大组态)LOCK：输出，三态输出，三态该信号由前缀指令该信号由前缀指令LOCK使其有效，且保使其有效，且保持该条指令执行完毕。当其有效时，别的持该条指令执行完毕。当其有效时，别的总线设备不能取得对系统总线设备不能取得对系统3总线的控制权。总线的控制权。QS0，QS1：输出输出提供提供8088指令队列状态，见指令队列状态，见P138表表4-2HIGH：在最大组态时始终为高电平。在最大组态时始终为高电平。8088的引脚功能

16、的引脚功能8088343229313017233322192118161514131211109876543239383736352627282524BHERDLOCKRQ/GT0RQ/GT1NMITESTMXREADYCLKRSTINTRAD0AD1AD2AD3AD4AD5AD6AD7A8 A9 A10A11A12A13A14A15A16/S3A17/S4A18/S5A19/S6S0S1S2QS0QS1与组态无关的引线与组态无关的引线RD：输出，三态输出，三态读信号，进行存储器或读信号，进行存储器或I/O端口读操作端口读操作READY：输入输入CPU寻址的存储器或寻址的存储器或I/O设备送来

17、的响应信设备送来的响应信号，若为低电平，则为数据没有准备好。号，若为低电平，则为数据没有准备好。TEST：输入输入由由WAIT指令测试的信号，若为低电平，执指令测试的信号，若为低电平，执行行WAIT指令后面的指令，若为高电平，指令后面的指令，若为高电平，CPU处于空闲等待状态，重复执行处于空闲等待状态，重复执行WAIT指令。指令。8088的引脚功能的引脚功能8088343229313017233322192118161514131211109876543239383736352627282524BHERDLOCKRQ/GT0RQ/GT1NMITESTMXREADYCLKRSTINTRAD0AD

18、1AD2AD3AD4AD5AD6AD7A8 A9 A10A11A12A13A14A15A16/S3A17/S4A18/S5A19/S6S0S1S2QS0QS1与组态无关的引线与组态无关的引线INTR：输入输入可屏蔽中断请求信号，可屏蔽中断请求信号，CPU在每条指令在每条指令结束前均要采样该引线。结束前均要采样该引线。NMI：输入输入非屏蔽中断请求信号。非屏蔽中断请求信号。RESET：复位信号，输入复位信号，输入使处理器立即结束现行操作。使处理器立即结束现行操作。 8088的引脚功能的引脚功能8088343229313017233322192118161514131211109876543239

19、383736352627282524BHERDLOCKRQ/GT0RQ/GT1NMITESTMXREADYCLKRSTINTRAD0AD1AD2AD3AD4AD5AD6AD7A8 A9 A10A11A12A13A14A15A16/S3A17/S4A18/S5A19/S6S0S1S2QS0QS18086/8088 CPU在在RESET信号来到后，信号来到后，CPU的状态有如下特点：的状态有如下特点：q标志寄存器标志寄存器FR，指令寄存器，指令寄存器IP，段寄存器，段寄存器DS，ES，SS置成置成0000H，指令队列被清空；，指令队列被清空；q将代码段寄存器将代码段寄存器CS置为置为FFFFH，C

20、PU会从会从FFFF0H单元读取指单元读取指令，执行操作。通常是在该单元中放一条跳转指令，使之转向相令，执行操作。通常是在该单元中放一条跳转指令，使之转向相应的程序段。应的程序段。q禁止可屏蔽中断和单步中断禁止可屏蔽中断和单步中断复位时各内部寄存器的值：复位时各内部寄存器的值：标志寄存器标志寄存器FR清零清零指令指针指令指针IP 0000HCS寄存器寄存器 FFFFHDS寄存器寄存器 0000HSS寄存器寄存器 0000HES寄存器寄存器 0000H指令队列指令队列 空空其他寄存器其他寄存器 0000H电源和定时线电源和定时线CLK：输入，时钟信号，一般由时钟发生器输入，时钟信号，一般由时钟发

21、生器8284输出输出VCC：电源线，要求加电源线，要求加5V10%的电压的电压GND：地线。地线。8088的引脚功能的引脚功能地址锁存器地址锁存器 地址锁存器：地址锁存器： Intel8282或或74LS373 当地址锁存允许信号当地址锁存允许信号ALE被送被送到到373的选通端的选通端G上时，上时，373就锁就锁存送到它的数据输入端的数据。存送到它的数据输入端的数据。 当把一个低电平有效的信号送当把一个低电平有效的信号送给输出允许端给输出允许端OC(OE)时，时，373就就把锁存的数据从数据输出端输出。把锁存的数据从数据输出端输出。74LS37334781314171811125691215

22、1619D0D1D2D3D4D5D6D7OCGQ0Q1Q2Q3Q4Q5Q6Q7双向总线驱动器双向总线驱动器 双向总线驱动器双向总线驱动器 8088收发数据的负载能力是有限的。收发数据的负载能力是有限的。为了增加为了增加8088的负载能力，尤其是组建的负载能力，尤其是组建较大系统时，在较大系统时，在8088和系统数据总线间和系统数据总线间需使用双向总线驱动器。用于双向总需使用双向总线驱动器。用于双向总线驱动器的芯片有线驱动器的芯片有8286和和74LS245。G：控制驱动器控制驱动器A端和端和B端何时接通端何时接通DIR：当当DIR输入高电平时。数据从输入高电平时。数据从A传到传到B；当；当DI

23、R输入低电平时。数据从输入低电平时。数据从B传到传到A。74LS245234567891911817161514131211A1A2A3A4A5A6A7A8GDIRB1B2B3B4B5B6B7B88284A时钟发生器时钟发生器 8088内没有时钟发生电路，内没有时钟发生电路，8284就是供就是供8086系列使用的单片时钟发生器。它由系列使用的单片时钟发生器。它由时时钟电路、复位电路、准备就绪电路钟电路、复位电路、准备就绪电路3部分部分组成。组成。q 时钟发生电路时钟发生电路X1,X2：外接石英晶体连接端外接石英晶体连接端F/C：使用外振源还是由使用外振源还是由X1, X2端外接晶端外接晶体振荡

24、器，低电平时外接晶体振荡器。体振荡器，低电平时外接晶体振荡器。CLK：时钟信号输出端，为振荡信号经时钟信号输出端，为振荡信号经3分频后产生。分频后产生。PLCK：对对CLK时钟信号二分频产生，占时钟信号二分频产生，占空比为空比为1/2，供定时，供定时/计数器使用。计数器使用。U48284A371458102121716151134611AEN1AEN2EFIREADYCLKRESETPCLKOSCX1X2ASYNCCSYNCF/CRDY1RDY2RESq 时钟发生电路时钟发生电路CSYNC：时钟同步输入，为多个时钟同步输入，为多个8284同同步工作而设置步工作而设置EFI：外振源输入端外振源输

25、入端OSC：晶振频率输出端，供显示器用晶振频率输出端，供显示器用 PC/XT微机只使用一片微机只使用一片8284A，外接，外接14.31818MHz的晶振的晶振(这是这是IBM彩色图形卡上彩色图形卡上必须使用的频率必须使用的频率)，OSC端输出端输出14.31818MHz的振荡信号，的振荡信号，CLK端输出端输出4.77MHz的的时钟信号，时钟信号，PCLK端输出端输出2.38MHz的外部的外部时钟信号。时钟信号。 U48284A371458102121716151134611AEN1AEN2EFIREADYCLKRESETPCLKOSCX1X2ASYNCCSYNCF/CRDY1RDY2RES

26、8284A时钟发生器时钟发生器 q复位电路复位电路RES:输入信号，用于产生使系统复位的输输入信号，用于产生使系统复位的输出信号出信号RESET，一般来自电源电路。，一般来自电源电路。RESET:输出信号，到输出信号，到CPU的的RESET端端q准备就绪电路准备就绪电路RDY1,RDY2：准备就绪输入信号，准备就绪输入信号，AEN1,AEN2：用来决定对应的用来决定对应的RDY信号生信号生效与否，若有效使效与否，若有效使RDY1和和RDY2产生产生REDAY信号，否则使信号，否则使CPU产生等待周期产生等待周期ASYNC：准备就绪输入信号和时钟信号进准备就绪输入信号和时钟信号进行同步的方式选择

27、输入端行同步的方式选择输入端REDAY：输出到输出到CPU的准备就绪信号的准备就绪信号U48284A371458102121716151134611AEN1AEN2EFIREADYCLKRESETPCLKOSCX1X2ASYNCCSYNCF/CRDY1RDY2RES8284A时钟发生器时钟发生器 8284A的功能：的功能：l产生恒定的时钟信号，对准备好信产生恒定的时钟信号，对准备好信号和复位信号进行同步；号和复位信号进行同步；l外界控制信号外界控制信号RDY和和RES可以在任可以在任何时候到来，何时候到来，8284A把它们同步在把它们同步在时钟下降沿时输出时钟下降沿时输出READY和和RESE

28、T信号到信号到CPU。U48284A371458102121716151134611AEN1AEN2EFIREADYCLKRESETPCLKOSCX1X2ASYNCCSYNCF/CRDY1RDY2RES8284A时钟发生器时钟发生器 8288总线控制器总线控制器 当当8088工作在最大组态方式时，工作在最大组态方式时，就需要使用就需要使用8288总线控制器来产生总线控制器来产生存储器和存储器和I/O端口读写操作的控制端口读写操作的控制信号。在最大组态的系统中，命令信号。在最大组态的系统中，命令信号和总线控制所需要的信号都是信号和总线控制所需要的信号都是8288根据根据8088提供的状态信号提供

29、的状态信号S0、S1、S2输出的。输出的。8288193182151657981311121641417S0S1S2CLKCENIOBAENALEMRDMWTAMWIORIOWAIOWDENDT/RINTAMC/PD译码器译码器状态状态发生器发生器命令信号命令信号MRDCMWTCAMWCIORCIOWCAIOWCINTA控制逻辑控制逻辑发生器发生器控制信号控制信号DT/RDENMCE/PDENALES0S1S2CLKAENCENIOB8288总线控制器总线控制器控制逻辑部分控制逻辑部分IOB：低电平时低电平时,8288处于系统总线方式处于系统总线方式,对存储器和对存储器和I/O设备进行控制设备

30、进行控制; IBM/XT的的8288即工作在此方式。若工作于即工作在此方式。若工作于I/O总线方式，则只用于控制总线方式，则只用于控制I/O设备。设备。AEN：AEN为低电平时是为低电平时是CPU控制总控制总线；线；AEN为高时是为高时是DMA控制总线。该控制总线。该引脚接来自总线仲裁电路的引脚接来自总线仲裁电路的AEN BRD信号。信号。CEN：该引脚接总线仲裁电路的该引脚接总线仲裁电路的AEN (即即AEN BRD的反相信号的反相信号)。当。当AEN#为为低电平，低电平，CEN为高电平时，为高电平时，8288才处才处于正常工作状态于正常工作状态CLK：接接8284的时钟输出信号。的时钟输出

31、信号。8288193182151657981311121641417S0S1S2CLKCENIOBAENALEMRDMWTAMWIORIOWAIOWDENDT/RINTAMC/PD8288总线控制器总线控制器控制信号发生器控制信号发生器ALE：地址锁存允许信号地址锁存允许信号DEN：数据允许信号数据允许信号DT/R：数据发送接收信号数据发送接收信号MCE/PDEN：设备级联允许信号设备级联允许信号/外外部数据允许信号。在部数据允许信号。在IBM PC/XT中中8288工作在系统总线方式，又只有一片工作在系统总线方式，又只有一片8259，即没有，即没有8259的级联，因此该信的级联，因此该信号未

32、使用。号未使用。8288193182151657981311121641417S0S1S2CLKCENIOBAENALEMRDMWTAMWIORIOWAIOWDENDT/RINTAMC/PD8288总线控制器总线控制器CPU时序时序1了解时序有利于了解时序有利于深入了解指令的执行过程。深入了解指令的执行过程。2有利于有利于提高所编程序的质量，减小存储空间，加快程序提高所编程序的质量，减小存储空间，加快程序运行速度。运行速度。3帮助我们在构成微机系统时，考虑帮助我们在构成微机系统时，考虑扩展的扩展的I/O端口、存端口、存储器等与储器等与CPU之间连接的时序配合。之间连接的时序配合。4在微机实时控

33、制应用中，在微机实时控制应用中，精确计算程序运行时间，精确计算程序运行时间，便于便于与控制过程相配合。与控制过程相配合。 1. T1 状态：状态： T1 状态的下降沿，发状态的下降沿，发 出状态信号出状态信号 。 经经Intel 8288 译码形成译码形成 、 、 、 ALE、DEN等控制信号。等控制信号。送出地址信号送出地址信号 AD19-0 ， 输出输出ALE正脉冲信号，在正脉冲信号，在 ALE 的下降沿锁存地址。的下降沿锁存地址。送出送出 = 0 ， 8286工工 作在接收状态（读数据）作在接收状态（读数据）DT RMRDCIORCDT R0S2ST 2 状态：状态： AD0 AD15

34、地址信号地址信号 消消 失，处于浮空状态，失，处于浮空状态， 作为输入数据的过渡作为输入数据的过渡期期 A16A19变为状态变为状态S3 S6。 低有效访问存储器低有效访问存储器 低有效访问低有效访问I/O端口端口 DEN 为高电平有效为高电平有效 ， 作为作为8286的选通信号的选通信号， 开启开启8286数据收发器数据收发器。IORCMRDC3. T3 状态：状态： 存储器或存储器或I/O端口将端口将 数据送数据送AD0 AD15总线总线 变为高电平。变为高电平。 若数据未准备就绪若数据未准备就绪 ， 则通过则通过 8284 经经CPU的的 READY线线送低电平信号送低电平信号 经经T3

35、 的下降沿采样引脚的下降沿采样引脚 电平，插入电平，插入TW等待状态。等待状态。 在每个在每个TW 状态的下状态的下 降沿采样降沿采样READY引脚引脚 电平，直到数据就绪。电平，直到数据就绪。2S0S4. T4 状态：状态：T4 状态的下降沿，状态的下降沿， CPU从从AD0 AD15数数 据总线上读取数据据总线上读取数据 。各引脚上控制信号各引脚上控制信号 复位，准备下一个复位，准备下一个 总线周期。总线周期。 S3 S6 状态线复位。状态线复位。ALEAD15 AD0地址输出地址输出数据输入数据输入CLKT1 T2 T3 、 TW T4 输出输出BHERDDT R状态输出状态输出S7S3

36、A19/S6A16/S3地址输出地址输出7BHE SQS0 ,QS1210S S S，READYDENMRDCIORC8288输出输出8086最大模式存储器和最大模式存储器和I/O读总线周期读总线周期1. T1 状态：状态： T1 状态的下降沿，发状态的下降沿，发 出状态信号出状态信号 。 经经Intel 8288 译码形成译码形成 、 、 、 ALE 、 DEN 等控制信号。等控制信号。送出地址信号送出地址信号 AD19-0 ， 输出输出ALE正脉冲信号，在正脉冲信号，在 ALE 的下降沿锁存地址。的下降沿锁存地址。送出送出 = 1 ， 8286工工 作在发送状态（写数据）作在发送状态（写数

37、据）DT RDT R0S2SMWTC AMWCIOWC AIOWCT 2 状态：状态： AD0 AD15 地址信号地址信号 消消 失，立即将要输出的失，立即将要输出的数据数据 送送AD0 AD15 数据总数据总线。线。 A16A19变为状态变为状态S3 S6。 存储器写存储器写 超前写控制信号；超前写控制信号； I/O端口写端口写 超前写控制信号；超前写超前写控制信号；超前写 控制信号超前一个时钟周控制信号超前一个时钟周 期发出。期发出。 DEN 为高电平有效为高电平有效 ， 作为作为8286的选通信号的选通信号。 IOWC AIOWCMWTC AMWC3. T3 状态：状态： 存储器或存储器

38、或 I/O 端口接受端口接受 AD0 AD15总线上的数据总线上的数据 变为高电平。变为高电平。若来不及接受数据若来不及接受数据 ， 则通过则通过 8284 经经CPU的的 READY线线送低电平信号，送低电平信号， 经经T3 的下降沿采样引脚的下降沿采样引脚 电平，插入电平，插入TW等待状态。等待状态。 在每个在每个TW 状态的下降沿状态的下降沿 采样采样READY引脚引脚 电平，电平， 直到数据就绪。直到数据就绪。2S0S4. T4 状态：状态：T4 状态的下降沿，状态的下降沿， 存储器或存储器或I/O端口端口 从从AD0 AD15数数据据 总线上读取数据总线上读取数据 。各引脚上控制信号

39、各引脚上控制信号 复位，准备下一复位，准备下一个个 总线周期。总线周期。 S3 S6 状态线复位。状态线复位。CLKT1 T2 T3 、 TW T4ALEAD15 AD0地址输出地址输出数据输出数据输出WR 输出输出BHE状态输出状态输出S7S3A19/S6A16/S3地址输出地址输出7BHE SQS0 ,QS1210S S S，READYDENAMWCAIOWC8288输出输出IOWCMWTCDT R8086最大模式存储器和最大模式存储器和I/O写总线周期写总线周期1. T1 状态：状态： T1 前沿之后，使前沿之后，使 = 0 ，访问存储器，访问存储器 = 1 ，访问，访问I/O端口端口送

40、地址信号送地址信号 AD19-0 ， 输出输出ALE正脉冲信号正脉冲信号 下降沿锁存地址。下降沿锁存地址。 A15 A8 始终为高始终为高8位位 地址。地址。 送送 = 0 ， 8286工作在接收状态工作在接收状态 （读数据）。（读数据）。IO MIO MDT RT 2 状态：状态：AD0AD7线地址线地址信号信号 消失，处于浮空状消失，处于浮空状态，态， 作为输入数据的过作为输入数据的过渡期渡期 A16A19变为状态变为状态S3 S6 在在T2 前沿前沿 ， = 0 低电平有效，打开存储低电平有效，打开存储 器或器或I/O端数据缓冲器端数据缓冲器 = 0 ， 作为作为 8286的选通信号的选

41、通信号， 开开 启启8286数据收发器数据收发器。RDDEN3. T3 状态：状态： 存储器或存储器或I/O端口将端口将 数据送数据送AD0 AD7总线总线 若数据未准备就绪若数据未准备就绪 ， 则通过则通过 8284 经经CPU的的 READY线线送低电平信号送低电平信号 T3 的下降沿，采样的下降沿，采样 READY 引脚电平，若引脚电平，若 是低电平，需插入是低电平，需插入TW 等待状态。等待状态。在每个在每个TW 状态的下状态的下 降沿采样降沿采样READY引脚引脚 电平，直到数据就绪。电平，直到数据就绪。4. T4 状态：状态：T4 状态的下降沿，状态的下降沿， CPU从从AD0 A

42、D7数数 据总线上读取数据总线上读取数据据 。 ， 引脚引脚 上控制信号复位上控制信号复位。 S3 S6状态线复位。状态线复位。DENRDALEA19/S6A16/S3地址输出地址输出状态输出状态输出 A15 A8地址输出地址输出CLKT1 T2 T3 TW T4高为读高为读I/O，低为读存储器，低为读存储器IO MRDDT RDENAD7 AD0地址输出地址输出数据输入数据输入8088最小模式存储器和最小模式存储器和I/O读总线周期读总线周期1. T1 状态：状态： T1 前沿之后，使前沿之后，使 = 0 ，访问存储器，访问存储器 = 1 ，访问，访问I/O端口端口送地址信号送地址信号 AD

43、19-0 ， 输出输出ALE正脉冲信号正脉冲信号 下降沿锁存地址。下降沿锁存地址。 A15 A8 始终为高始终为高8位位 地址。地址。 送送 = 1 ， 8286工作在发送状态工作在发送状态 （写数据）。（写数据）。IO MIO MDT RT 2 状态：状态： AD0 AD7地址地址信号信号 消失，立即将要输消失，立即将要输出的出的 数据送数据送AD0 AD7 总线总线 A16A19变为状态变为状态S3 S6 在在T2 前沿前沿 ， = 0 低电平有效，打开存储低电平有效，打开存储 器或器或I/O端数据缓冲器端数据缓冲器 = 0 ， 作为作为 8286的选通信号的选通信号， 开开 启启8286

44、数据收发器数据收发器。WRDEN3. T3 状态：状态： 存储器或存储器或I/O端口接端口接受受AD0 AD7上的数据上的数据若来不及接受数据若来不及接受数据 ， 则通过则通过 8284 经经CPU的的 READY线线送低电平信号送低电平信号 T3 的下降沿，采样的下降沿，采样 READY引脚电平，若引脚电平，若 是低电平，需插入是低电平，需插入TW 等待状态。等待状态。在每个在每个TW 状态的下状态的下 降沿采样降沿采样READY引脚引脚 电平，直到就绪。电平，直到就绪。4. T4 状态：状态：T4 状态的下降沿，状态的下降沿， 存储器或存储器或I/O端口端口完成完成 从从AD0 AD7数据

45、数据总总 线上读取数据线上读取数据 。 ， 引脚引脚 上控制信号复位上控制信号复位。 S3 S6状态线复位。状态线复位。DENWRCLKALET1 T2 T3 TW T4WRDT RDENA19/S6A16/S3地址输出地址输出状态输出状态输出S3 S6高为写高为写I/O，低为写存储器，低为写存储器IO MAD7 AD0地址输出地址输出数据输出数据输出A15 A8地址输出地址输出8088最小模式存储器和最小模式存储器和I/O写总线周期写总线周期例题详解例题详解1、对于地址、对于地址/数据复用的数据复用的CPU，为获得地址信息，系统中必，为获得地址信息，系统中必须使用：须使用：A) 单向缓冲器单

46、向缓冲器B) OC门门C) 锁存器锁存器D) 双向三态缓冲器双向三态缓冲器2、当、当 时，时，CPU完成的操作是：完成的操作是：A) I/O读读B) 存储器读存储器读C) 存储器写存储器写D) I/O写写3、8086/8088 CPU加电复位后，执行的第一条指令的地址为：加电复位后，执行的第一条指令的地址为：A) FFFFHB) 03FFFHC) 0FFFFHD) FFFF0H4、假设某总线周期需插入两个、假设某总线周期需插入两个TW等待状态，则该总线周期等待状态，则该总线周期内对内对REDAY信号检查的次数是：信号检查的次数是：A) 1 B) 2C) 3 D) 41WR,0RD,0IO/M答

47、：CADC5、总线周期为、总线周期为T1，T2，T3，T4，若要增加等待状态，若要增加等待状态TW，它应插在它应插在_之后：之后：A) T1B) T2C) T3D) T46、复位时所需的、复位时所需的RESET信号至少要维持信号至少要维持_：A) 2个时钟周期的高电平个时钟周期的高电平B) 4个时钟周期的高电平个时钟周期的高电平C) 2个时钟周期的低电平个时钟周期的低电平D) 2个时钟周期的低电平个时钟周期的低电平7、在、在8088最小模式下，执行最小模式下，执行“IN AL,n”指令时，指令时， 的信号电平依次为：的信号电平依次为：A) 0、0、1B) 0、三态、三态、0C) 0、1、0D)

48、 1、1、08、8086/8088 CPU存储器写周期中，数据开始的状态是：存储器写周期中，数据开始的状态是：A) T1 B) T2C) T3 D) T4WR,RD,IO/M答：CBAB例题详解例题详解PC/XT总线总线 PC/XT总线是总线是IBM PC/XT微机微机所配备的系统总线，是所配备的系统总线，是8位的总线位的总线标准。标准。 PC/XT总线共有总线共有62个信号，是个信号，是目前各类总线中最为精简的，时目前各类总线中最为精简的，时钟频率为钟频率为4.77MHz。ISA总线总线 在以在以80286CPU为核心的为核心的PC/AT及其兼容机中所使用的总及其兼容机中所使用的总线，称为线

49、，称为ISA总线总线，即，即Industry Standard Architecture总线，总线，也叫也叫AT总线。系统设计的时钟频率是总线。系统设计的时钟频率是8MHz，比，比PC/XT总总线几乎快了近一倍，数据传输率可达线几乎快了近一倍，数据传输率可达16MB/s。 ISA总线在原总线在原XT总线的基础上，又增加了一个总线的基础上，又增加了一个36脚的扩脚的扩展槽，将数据总线从展槽，将数据总线从8位扩充到位扩充到16位，地址线从位，地址线从20条扩充到条扩充到24条，将中断数由条，将中断数由8个扩充到个扩充到15个，个，DMA通道由通道由4个扩充到个扩充到8个。个。ISA总线总线ISA总

50、线的信号定义总线的信号定义ISA总线插槽示意图总线插槽示意图ISA总线板卡这是一块声卡，这是一块声卡，它采用它采用1616位位ISAISA总线总线ISA总线总线早期主板上的早期主板上的ISA总线插槽总线插槽MCA总线总线 随着随着80386、80486等等32位位CPU的问世，的问世，ISA总线总线24位位的地址线和的地址线和16位的数据线与位的数据线与32位的位的CPU不匹配。不匹配。IBM公公司于司于1987年推出了年推出了32位的微通道结构位的微通道结构(Micro Channal Architecture, MCA)总线，并在总线，并在PS/2机上使用。机上使用。 MCA总线将数据线和

51、地址线都扩充到总线将数据线和地址线都扩充到32位，成为标准位，成为标准的的32位扩展总线系统，同时系统的寻址范围增加到位扩展总线系统，同时系统的寻址范围增加到4GB，它的传输速率为它的传输速率为40MB/s，具有多种优良的性能。，具有多种优良的性能。 但但MCA总线与当时已广泛使用的总线与当时已广泛使用的ISA总线不兼容，且总线不兼容，且IBM公司注册了公司注册了MCA的版权，从而影响了它的推广。的版权，从而影响了它的推广。EISA总线总线 1988年年9月，由月，由Compaq, AST等等9家家PC机生产厂家联合推机生产厂家联合推出一种出一种与与ISA兼容兼容的总线标准，称为增强的的总线标

52、准，称为增强的ISA总线，即总线，即EISA总线。由于总线。由于EISA与与ISA兼容，并在许多方面参考了兼容，并在许多方面参考了MCA的设计，称为一种与的设计，称为一种与MCA相抗衡的总线标准。相抗衡的总线标准。 EISA总线支持新一代总线支持新一代智能总线主控技术智能总线主控技术，使外设控制卡，使外设控制卡可以控制系统总线，可以实现可以控制系统总线，可以实现32位寻址位寻址，实现对，实现对CPU, DMA和总线控制器的和总线控制器的32位数据传输位数据传输，支持，支持突发式数据传输突发式数据传输，最，最高数据传输速率为高数据传输速率为33MB/s。VL总线总线(VESA局部总线局部总线)

53、尽管总线技术不断发展，但高速尽管总线技术不断发展，但高速CPU和硬盘、视频卡和和硬盘、视频卡和其它一些高速外设只能通过一个慢速且狭窄的路径传输数其它一些高速外设只能通过一个慢速且狭窄的路径传输数据，使据，使CPU的高性能大打折扣，而局部总线则打破了这一的高性能大打折扣，而局部总线则打破了这一瓶颈。瓶颈。 1992年年5月，视频电子标准委员会月，视频电子标准委员会VESA制定了制定了VL(VESA Local总线总线)总线。总线。VL总线的总线的数据宽度是数据宽度是32位位，其操作频率，其操作频率最高可达最高可达66MHz。 VL总线的优点是：协议简单，传输速率高，能够支持多总线的优点是：协议简单，传输速率高，能够支持多种硬件。但是其规范性、兼容性和扩展性均较差。种硬件。但是其规范性、兼容性和扩展性均较差。PCI总线总线 1991年下半年，年下半年，Intel首先提出了首先提出了PCI(Peripheral Component Interconnection外部设备互连局部总线外部设备互连局部总线)总线总线，并于并于1993年联合年联合IBM、Compaq、AST、HP、DEC等等公司推出了公司推出了PCI总线，几乎得到了所有计算机厂商的支总线，几