主存储器与存储体系ppt课件

1、第第 4 4 章章 主存储器与存储体系主存储器与存储体系计算机的工作依赖于存储器中的程序和数据，计算机的工作依赖于存储器中的程序和数据，存储器的容量和性能对于整个系统的性能至关重要。存储器的容量和性能对于整个系统的性能至关重要。本章教学内容本章教学内容4.1 4.1 存储器概述存储器概述4.2 4.2 读读/ /写存储器写存储器4.3 4.3 非易失性存储器非易失性存储器( (自学自学) )4.4 DRAM4.4 DRAM的研制与发展的研制与发展( (自学自学) )4.5 4.5 半导体存储器的组成与控制半导体存储器的组成与控制4.6 4.6 提高存储器性能的技术提高存储器性能的技术重点难点重

2、点难点存储器芯片的原理、主存的容量扩展技术。存储器芯片的原理、主存的容量扩展技术。 cache的工作原理的工作原理. Cache的存储器组织的存储器组织:存储映象与地址转换存储映象与地址转换4.14.1存储器概述存储器概述一一. .存储器的作用存储器的作用计算机真正工作的场所是主存内计算机真正工作的场所是主存内存），所有驱动程序、操作系统、工作数存），所有驱动程序、操作系统、工作数据、废品据、废品/ /半成品应用程序必须加载到主存半成品应用程序必须加载到主存中才能由中才能由CPUCPU读取。读取。高速缓存的速度比主存储器快，作为高速缓存的速度比主存储器快，作为CPUCPU与内存的缓冲区，主要起

3、到平衡与内存的缓冲区，主要起到平衡CPUCPU与与主存这间的速度的作用，有效解决了主存这间的速度的作用，有效解决了CPUCPU速速度与主存速度的不匹配问题。度与主存速度的不匹配问题。辅助存储器如硬盘、软盘也称为辅助存储器如硬盘、软盘也称为外存，用来存放暂时不参加运行的程序和外存，用来存放暂时不参加运行的程序和数据，以及永久存储信息。辅助存储器的数据，以及永久存储信息。辅助存储器的容量很大，但存取速度慢，并且不能为容量很大，但存取速度慢，并且不能为CPUCPU直接访问，必须先将其中信息调入主存后，直接访问，必须先将其中信息调入主存后，才能为才能为CPUCPU所访问。所访问。二二. .存储器的分类

4、存储器的分类1.1.按存储器在计算机系统中的作用分类按存储器在计算机系统中的作用分类（1 1高速缓冲存储器高速缓冲存储器CacheCache）（2 2） 主存储器主存储器（3 3辅助存储器辅助存储器2.2.按存取方式分类按存取方式分类（1 1随机存取存储器随机存取存储器RAMRAM（2 2只读存储器只读存储器ROMROM（3 3顺序存取存储器顺序存取存储器SAMSAMsequential Access Memorysequential Access Memory）（4 4直接存取存储器直接存取存储器DAMDAMDirect Access Memory Direct Access Memory

5、）3.3.按存储介质分类按存储介质分类（1 1磁芯存储器磁芯存储器（2 2半导体存储器半导体存储器（3 3磁表面存储器磁表面存储器（4 4光存储器光存储器4.4.按信息的可保存性分类按信息的可保存性分类（1 1易失性存储器易失性存储器（2 2非易失性存储器非易失性存储器三三. . 主存储器概述主存储器概述1 1、主存储器处于全机中心地位、主存储器处于全机中心地位(1)(1)正在运行的程序和数据存放于存储器中。正在运行的程序和数据存放于存储器中。CPUCPU直接从存储器取指令或存取数据。直接从存储器取指令或存取数据。(2).(2).采用采用DMADMA技术或输入输出通道技术，在存储器技术或输入输

6、出通道技术，在存储器和输入输出系统之间直接传输数据。和输入输出系统之间直接传输数据。 (3).(3).多处理机系统采用共享存储器来存取和交换多处理机系统采用共享存储器来存取和交换数据。数据。 2 2、 主存储器分类主存储器分类（1 1随机存储器随机存储器RAMRAMrandom access memoryrandom access memory） （易失性存储器）（易失性存储器） （2 2只读存储器只读存储器ROMROMread-only memoryread-only memory） （非易失性存储器）（非易失性存储器） （3 3可编程序只读存储器可编程序只读存储器PROMPROMprogr

7、ammable ROMprogrammable ROM）: :一次一次写入，不能修改。（非易失性存储器）写入，不能修改。（非易失性存储器）（4 4可擦除可编程序只读存储器可擦除可编程序只读存储器EPROMEPROMerasable PROMerasable PROM）：）：可用紫外线擦除，擦除后可再次写入。可用紫外线擦除，擦除后可再次写入。 （非易失性存储器）（非易失性存储器）（ 5 5 可 用 电 擦 除 的 可 编 程 序 只 读 存 储 器 可 用 电 擦 除 的 可 编 程 序 只 读 存 储 器 E 2 P R O ME 2 P R O Melectrically EPROMelec

8、trically EPROM）：可用电改写。）：可用电改写。 （非易失性存储器）（非易失性存储器） 3、主存储器的主要技术指标、主存储器的主要技术指标 主存储器的主要性能指标:主存容量、存储器存取时间和存储周期时间。 （1存储容量 按字节或按字寻址，容量为多少字节，单位：KB210），MB220），GB230）；地址线数决定最大直接寻址空间大小n位地址：2n）。 （2存取时间存储器访问时间）(或读/写时间)（memory access time指启动一次存储器操作到完成该操作所经历的时间。*读出时间：指从CPU向MEM发出有效地址和读命令开始，直到将被选单元的内容读出为止所用的时间。*写入时间

9、：指从CPU向MEM发出有效地址和写命令开始，直到信息写入被选中单元为止所用的时间。 （3 3） 存储周期时间又称读存储周期时间又称读/ /写周期，或访问周期）写周期，或访问周期）CPUCPU连续启动两次独立的存储器操作所需间隔的最连续启动两次独立的存储器操作所需间隔的最小时间。（目前一般存储器可达几纳秒小时间。（目前一般存储器可达几纳秒nsns）4、主存储器的基本操作、主存储器的基本操作主存储器用来暂时存储CPU正在使用的指令和数据，它和CPU的关系最为密切。主存储器和CPU的连接是由总线支持的，连接形式如图41所示。问题：问题：1.如何完成存储器的读操作？如何完成存储器的读操作？2.如何完

10、成存储器的写操作？如何完成存储器的写操作？CPUCPU与主存之间与主存之间采取异步工作方式，采取异步工作方式，以以readyready信号表示信号表示一次访存操作的结一次访存操作的结束。束。2K字字n位位读取操作读取操作 ：从：从CPUCPU送来的地址所指定的存送来的地址所指定的存 储单元中取出信息，再送给储单元中取出信息，再送给CPUCPU。（1 1地址地址-AR-AB-AR-ABCPUCPU将地址信号送至地址总线将地址信号送至地址总线（2 2）Read Read CPUCPU发读命令发读命令（3 3Wait for MFC Wait for MFC 等待存储器工作完成信号等待存储器工作完成

11、信号（4 4）(AR)-DB-DR (AR)-DB-DR 读出信息经数据总线送至读出信息经数据总线送至CPUCPU写存操作写存操作 ：将要写入的信息存入：将要写入的信息存入CPUCPU所指定所指定的存储单元中。的存储单元中。（1 1地址地址-AR-AB-AR-ABCPUCPU将地址信号送至地址总线将地址信号送至地址总线（2 2数据数据-DR-DB CPU-DR-DB CPU将要写入的数据送到数据总线将要写入的数据送到数据总线（3 3Write CPUWrite CPU发写信号发写信号（4 4Wait for MFC Wait for MFC 等待存储器工作完成信号等待存储器工作完成信号5.5.

12、主存储器的基本结构主存储器的基本结构存储体存储体地地址址译译码码驱驱动动I/OI/O和和读读写写电电路路地址地址线线数据数据线线读读/写控制写控制线线存储体是存储器的核心，是存储单元存储体是存储器的核心，是存储单元的集合体，而存储单元又是由若干个记忆的集合体，而存储单元又是由若干个记忆单元组成的。单元组成的。地址译码驱动电路包含译码器地址译码驱动电路包含译码器和驱动器两部分组成。译码器将地和驱动器两部分组成。译码器将地址总线输入的地址码转换成与之对址总线输入的地址码转换成与之对应的译码输出线上的有效电平，以应的译码输出线上的有效电平，以表示选中了某一存储单元，然后由表示选中了某一存储单元，然后

13、由驱动器提供驱动电流去驱动相应的驱动器提供驱动电流去驱动相应的读读/写电路，完成对被选中存储单写电路，完成对被选中存储单元的读元的读/写操作。写操作。I/OI/O和读和读/ /写电路包括读出放大器、写入电路和读写电路包括读出放大器、写入电路和读/ /写控制电路，用以完成写控制电路，用以完成被选中存储单元中各位的读出和写入操作。被选中存储单元中各位的读出和写入操作。存储器的读存储器的读/ /写操作是在控制器的控制下进行的。半导体存储芯片写操作是在控制器的控制下进行的。半导体存储芯片中的控制电路，必须在接收到来自控制器的读中的控制电路，必须在接收到来自控制器的读/ /写命令或写允许信号后，写命令或

14、写允许信号后，才能实现正确的读才能实现正确的读/ /写操作。写操作。四四. .存储系统层次结构存储系统层次结构为了解决存储容量、存取速度和价格之间的矛盾，为了解决存储容量、存取速度和价格之间的矛盾，通常把各种不同存储容量、不同存取速度的存储，按通常把各种不同存储容量、不同存取速度的存储，按一定的体系结构组成起来，形成一个统一整体的存储一定的体系结构组成起来，形成一个统一整体的存储系统。系统。由高速缓冲存储器、主存储器、辅助存储器构成由高速缓冲存储器、主存储器、辅助存储器构成的三级存储系统可以分为两个层次，其中高速缓冲存的三级存储系统可以分为两个层次，其中高速缓冲存储器和主存之间称为储器和主存之

15、间称为Cache-主存层次，主存和辅存间主存层次，主存和辅存间称为主存辅存层次。称为主存辅存层次。Cache主存主存CPU辅助硬件辅助硬件（存储器控制电路）（存储器控制电路）CacheCache和主存之间的速度大约相差一个数量级，为了弥补主和主存之间的速度大约相差一个数量级，为了弥补主存速度的不足，在存速度的不足，在CPUCPU和主存间设置和主存间设置CacheCache。CPUCPU在某一小段时间在某一小段时间内所在访问的程序和数据被事先从主存中调入内所在访问的程序和数据被事先从主存中调入CacheCache，当，当CPUCPU需要需要这些程序和数据时，就直接去这些程序和数据时，就直接去Ca

16、cheCache中读取，这样就大大提高存中读取，这样就大大提高存取速度。取速度。1.Cache-1.Cache-主存层次主存层次CacheCache主存层次的存取速度接近于主存层次的存取速度接近于CacheCache的存取速度，但容的存取速度，但容量接近于主存，每位价格也接近于主存的每位价格，因此解决了量接近于主存，每位价格也接近于主存的每位价格，因此解决了高速度和低成本之间的矛盾。由于这个层次完全由硬件实现，不高速度和低成本之间的矛盾。由于这个层次完全由硬件实现，不用系统辅助软件干预，所以对用户是透明的。用系统辅助软件干预，所以对用户是透明的。2.2.主存主存- -辅存层次辅存层次主存主存辅

17、存辅存CPU辅助软硬件辅助软硬件辅存是主存的补充，用来存放暂时不用的程序和数据，当需要时，辅存是主存的补充，用来存放暂时不用的程序和数据，当需要时，再调到主存中去。主存再调到主存中去。主存- -辅存层次通过附加的硬件及存储管理软件来辅存层次通过附加的硬件及存储管理软件来控制。辅存只与主存交换信息，控制。辅存只与主存交换信息，CPUCPU不能直接访问辅存。不能直接访问辅存。主存辅存层次的存取速度接近于主存的存取速度，容量则接近主存辅存层次的存取速度接近于主存的存取速度，容量则接近于辅存的容量，而每位平均价格也接近于廉价有辅存平均价格，从而于辅存的容量，而每位平均价格也接近于廉价有辅存平均价格，从

18、而解决了大容量和低成本间的矛盾。解决了大容量和低成本间的矛盾。三级存储系统的总效果是：存取速度接近于三级存储系统的总效果是：存取速度接近于CacheCache水水平，存储容量非常之大，整个价格也比较合理。平，存储容量非常之大，整个价格也比较合理。4.2 4.2 读读/ /写存储器写存储器( (随机存储随机存储(RAM)(RAM)工艺工艺双极型双极型MOSMOS型型TTLTTL型型ECLECL型型速度很快、功耗大、容量小速度很快、功耗大、容量小电路结构电路结构PMOSPMOSNMOSNMOS功耗小、容量大功耗小、容量大（静态（静态MOSMOS除外）除外）工作方式工作方式静态静态MOSMOS动态动

19、态MOSMOSECL:ECL:发射集耦合逻辑电路的简称发射集耦合逻辑电路的简称CMOS存储存储信息信息原理原理动态存储器动态存储器DRAMDRAM动态动态MOSMOS型）：依靠电容存储型）：依靠电容存储电荷的原理存储信息。功耗较小电荷的原理存储信息。功耗较小, ,容量大容量大, ,速度较速度较快快, ,作主存。作主存。静态存储器静态存储器SRAMSRAM双极型、静态双极型、静态MOSMOS型）型） 依靠双稳态电路内部交叉反馈的机制存储依靠双稳态电路内部交叉反馈的机制存储信息。信息。 功耗较大功耗较大, ,速度快速度快, ,作作CacheCache。SRAMSRAM：利用双稳态触发器来保存信息，

20、只要不断电，信息：利用双稳态触发器来保存信息，只要不断电，信息是不会丢失的，因为其不需要进行动态刷新，故称为是不会丢失的，因为其不需要进行动态刷新，故称为“静态静态存储器。存储器。DRAMDRAM：利用：利用MOSMOS电容存储电荷来保存信息，使用时需要电容存储电荷来保存信息，使用时需要给电容充电才能使信息保持，即要定期刷新。给电容充电才能使信息保持，即要定期刷新。一、SRAM1、六管静态基本存储电路P107图4.2）(1)为什么说六管静态基本存储电路是利用双稳态触发器来保存信息？(2)如何写“0”？如何写“1”？(3)T5、T6管的作用是什么？字选择线 位线2 位线1 Vss T1T2T6T

21、5T3T4VGG VDD ABT1T6:T1T6:构成一个记忆单元的主构成一个记忆单元的主体，能存储一位二进制信息。体，能存储一位二进制信息。其中：其中：T1T1T4T4构成基本构成基本RS RS F/FF/F用来存储一位二进制信息用来存储一位二进制信息. .T5T5、T6T6：构成读写控制门，用来：构成读写控制门，用来传送读写信号。传送读写信号。电路中有一条字线：用来选择这电路中有一条字线：用来选择这个记忆单元。个记忆单元。有两条位线：用来传送读写信号。有两条位线：用来传送读写信号。A A1 1，B B0 0：T1T1止，止，T2T2通，记忆单元存储通，记忆单元存储“0”“0”A A0 0，

22、B B1 1：T1T1通，通，T2T2止，记忆单元存储止，记忆单元存储“1”“1”字线字线“0”“0”，记忆单元未被选中，记忆单元未被选中，T5T5、T6T6止，止，F/FF/F与位线断开，原存信息与位线断开，原存信息不会丢失，称保持状态。不会丢失，称保持状态。字线字线“1”“1”，记忆单元被选中，记忆单元被选中，T5T5、T6T6通，可进行读、写操作。通，可进行读、写操作。字选择线 位线2 位线1 Vss T1T2T6T5T3T4VGG VDD AB 因为因为T5T5、T6T6通则通则A A、B B点与位线点与位线1 1、位线、位线2 2相连。相连。 若记忆单元为若记忆单元为“1”“1”A

23、A0 0，B B1 1。 T1T1通，通，T2T2止，则止，则位线位线1 1产生负脉冲。产生负脉冲。 若记忆单元为若记忆单元为“0”“0”A A1 1，B B0 0 T1 T1止，止，T2T2通，则通，则位线位线2 2产生负脉冲。产生负脉冲。 这样根据两条位线这样根据两条位线上哪一条产生负脉冲判上哪一条产生负脉冲判断读出断读出1 1还是还是0 0。读操作读操作字线字线“1”“1”，记忆单元被选中，记忆单元被选中，T5T5、T6T6通，可进行读、写操作。通，可进行读、写操作。写操作写操作若要写入若要写入“1”“1”，则使位线，则使位线1 1输入输入“0”“0”，位线，位线2 2输入输入“1”“1

24、”，它们，它们分别通过分别通过T5T5、T6T6管迫使管迫使T1T1通、通、T2T2止止A A0 0，B B1 1，使记忆单元，使记忆单元内容变成内容变成“1”“1”，完成写，完成写“1“1操作操作. .若要写入若要写入“0”“0”，则使位线，则使位线1 1输入输入“1”“1”，位线，位线2 2输入输入“0”“0”，它们，它们分别通过分别通过T5T5、T6T6管迫使管迫使T1T1止、止、T2T2通通A A1 1，B B0 0，使记忆单元，使记忆单元内容变成内容变成“0”“0”，完成写，完成写“0“0操作操作在该记忆单元未被选中或读出时，电路处于双稳态，在该记忆单元未被选中或读出时，电路处于双稳

25、态，F/FF/F工作状工作状态由电源态由电源VDDVDD不断给不断给T1T1、T2T2供电，以保持信息，但是只要电源被供电，以保持信息，但是只要电源被切断，原存信息便会丢失，这就是半导体存储器的易失性。切断，原存信息便会丢失，这就是半导体存储器的易失性。字选择线 位线2 位线1 Vss T1T2T6T5T3T4VGG VDD AB2. 16X12. 16X1位静态存储器结构图位静态存储器结构图T1T6:存储单元1bit）16个存储单元排列成4*4矩阵的形式，每个存储单元被连接到不同字线、位线的交叉处，并加上读/写控制电路，用地址编译器提供字线、位线选择信号。要访问16个存储单元，需要4位地址A

26、0A3,A0A1:行地址，经X译码器产生4个译码信号来选择4行。A2A3:列地址，经Y译码器产生4个译码信号来选择4列。这样用4位地址A0A3可选中行、列交叉处的存储单元。为了用Y译码信号选择一列，在每个存储单元处加两个MOS管T7、T8。用于选择把指定列的全部存储单元的T5、T6管与该列的位线1、位线2连接，而其他各列的全部存储单元都与对应列的位线1、位线2断开。当一个存储单元被选中，它的字线使该存储单元的T5、T6管导通。列线把该存储单元的T7、T8管导通。假设，执行写操作，写入数据DIN，经T5、T6、T7、T8，写入F/F。假设，执行读操作，F/F的状态经T5、T6、T7、T8和位线1

27、、位线2，送入读出放大器，得到读出数据信号Dout.0WE1WE教材上教材上P109P109图图4.44.41K1K* *1 1位位1k=210,1k=210,需要需要1010根地址线。根地址线。A0A4:XA0A4:X地址译码器地址译码器A5A9:YA5A9:Y地址译码器地址译码器组成组成3232* *3232的存储矩阵的存储矩阵控制端：控制端： ：未选，：允许读，：允许写，：允许写片选xCSWE1CS1WE0CS0WE0CSWE:3.3.时序时序Intel21141KIntel21141K4 4位的位的SRAMSRAM）CPU通过AB把要读取的存储单元地址传送到相应的芯片读取地址引脚激活片

28、选信号（0），并发出读取命令以（1），经过一段时间，从芯片数据端输出有效数据。读出数据经DB送至目的地后，片选和读命令撤消。读周期结束。CSCSWE读时序读时序CPU通过AB确定要写入信息的位置，并把要写入的数据传输到DB。激活片选信号（0），并发出写取命令（0），将已传输过来的数据写入相应的地址单元。片选和写命令撤消。写周期结束。CSCSWE写时序写时序二、二、DRAMDRAM1 1、三管动态存储单元、三管动态存储单元什么状态表示存入什么状态表示存入“0”“0”？什么状态表示存入？什么状态表示存入“1”“1”？如何写如何写“0”“0”？如何写？如何写“1”“1”？“1“1信号写入后是否能长时

29、间信号写入后是否能长时间保持？保持？如何读出如何读出“0”“0”、“1“1信号？信号？定义定义: “0”C: “0”C上有足够的电荷，上有足够的电荷，T2T2导通。导通。 “1”-C“1”-C上无电荷或电荷很少，不能使上无电荷或电荷很少，不能使T2T2导通。导通。读出读出: :读出数据线预充电至读出数据线预充电至“1”“1”，读出选择线，读出选择线“1”“1”，T3T3导通。导通。若若C C上充有电荷，上充有电荷，T2T2导通，读出数据线经导通，读出数据线经T2T2、T3T3接地，读出电接地，读出电压为压为“0”“0”。若。若C C上无电荷，上无电荷，T2T2截止，读出数据为截止，读出数据为“

30、1”“1”。写入写入: :在写入选择线上加在写入选择线上加“1”“1”，在写入数据线上加写入信号，在写入数据线上加写入信号 ，T1T1导导通。通。C C随写入信号而充电或放电（随写入信号而充电或放电（“0“0放电，放电，“1“1充电）。若充电）。若T1T1截止，截止，C C的电压保持不变。的电压保持不变。特点：三管单特点：三管单元布线较复杂，元布线较复杂，所用元件较多，所用元件较多，但电路稳定。但电路稳定。2 2、单管动态存储单元、单管动态存储单元(1)(1)读数据读数据 数据线预充电至数据线预充电至“1”“1”，字线来字线来“1”“1”，T T导通导通. . 1) 1)原有原有“1”“1”C

31、SCS上充有电上充有电荷荷T T管在位线上产生读电流管在位线上产生读电流完成读完成读“1“1操作。操作。 2 2原存原存“0”“0”CSCS无电荷无电荷T T管在位线上不产生读电流管在位线上不产生读电流完成读完成读“0“0操作。操作。 读完成后，读完成后，CSCS上的电荷被上的电荷被泄放完，因此是破坏性读出，必泄放完，因此是破坏性读出，必须采用重写再生措施。须采用重写再生措施。 Cs不能做得太大，一般比位线上寄生电容Cd还要小，读出时，T导通，电荷在Cs与Cd间分配，会使读出电流信息减少。用单管作为存储器，读出放大器的灵敏度应具有较高的灵敏度，因为信息保持保存在很小的Cs上，也只能保持2ms,

32、必须定时刷新。（2 2写数据写数据 字线来字线来“1”“1”，T T导通，电路被选中。导通，电路被选中。1 1若数据线为若数据线为“0“0且且CSCS上无电荷上无电荷准备写准备写“1”“1”则则VDDVDD要对要对CsCs充电，充电，CsCs上存储一定电荷上存储一定电荷“1“1已写入。已写入。2 2若数据线为若数据线为“1“1且且CSCS存有电荷存有电荷准备写准备写“0”“0”则则CsCs通过通过T T放电放电使使CsCs上无电荷上无电荷“0“0写写入入 3 3如果写入的数据与如果写入的数据与CsCs中原存储信息相同，中原存储信息相同，则则CsCs中原存储有无电荷的情形不会发生变化。中原存储有

33、无电荷的情形不会发生变化。优点：线路简单，单元占用面积小，速度快。优点：线路简单，单元占用面积小，速度快。缺点：读出是破坏性的，要重写，另外要有较高灵敏度的缺点：读出是破坏性的，要重写，另外要有较高灵敏度的放大器。放大器。16K16K个基本存储电路如何排列？个基本存储电路如何排列？A0A0A6A6引脚的功能是什么？引脚的功能是什么？3 3、DRAMDRAM存存储器框图储器框图RASRAS、CASCAS、WEWE信号的作信号的作用及时序如用及时序如何？何？4.再生 DRAM是通过把电荷充积到MOS管的栅极电容或专门的MOS电容中去来实现信息存储的。但是由于电容漏电阻的存在，随着时间的增加，其电荷

34、会逐渐漏掉，从而使存储的信息丢失。为了保证存储信息不遭破坏，必须在电荷漏掉以前就进行充电，以恢复原来的电荷。把这一充电过程称为再生，或称为刷新。对于DRAM，再生一般应在小于或等于2ms的时间内进行一次。SRAM则不同，由于SRAM是以双稳态电路为存储单元的，因此它不需要再生。 DRAM采用“读出方式进行再生。利用单元数据线上的读出放大器来实现。读出放大器在读出存储单元的信息并进行放大的同时，将所读出的信息重新写入该存储单元，从而完成存储器的再生刷新）。一般DRAM的再生时间应=2ms由于DRAM每列都有自己的读出放大器，只要依次改变行地址轮流进行读放再生即可。这种方式称行地址再生方式。.DR

35、AM.DRAM与与SRAMSRAM的比较的比较 DRAM的优点(1)每片存储容量较大；引脚数少。(2)价格比较便宜。(3)所需功率大约只有SRAM的16。 DRAM作为计算机主存储器的主要元件得到了广泛的应用. DRAM的缺点 (1)速度比SRAM要低。(2)DRAM需要再生，这不仅浪费了宝贵的时间，还需要有配套的再生电路，它也要用去一部分功率。 SRAM一般用作容量不大的高速存储器。4.3 4.3 非易失性半导体存储器非易失性半导体存储器( (自学自学) )4.4 DRAM4.4 DRAM的研制与发展的研制与发展( (自学自学) )4 45 5 半导体存储器的组成与控制半导体存储器的组成与控

36、制 常用的半导体存储器芯片有多字一位片常用的半导体存储器芯片有多字一位片和多字多位和多字多位(4(4位、位、8 8位位) )片，如片，如16M16M位容量位容量的芯片可以有的芯片可以有16M 16M l l位和位和4M 4M 4 4位等位等种类。种类。一存储器容量扩展一存储器容量扩展(1)(1)位扩展位扩展 概念概念: :位扩展指的是用多个存储器器件对字长进位扩展指的是用多个存储器器件对字长进行扩充。行扩充。 方法方法: :位扩展的连接方式是将多片存储器的地址、位扩展的连接方式是将多片存储器的地址、片选片选CSCS、读写控制端、读写控制端R RW W相应并联，数据端分别相应并联，数据端分别引出

37、。引出。例例:16K :16K 4 4位芯片组成位芯片组成16K 16K 8 8位的存储器位的存储器(2)(2)字扩展字扩展 概念:字扩展指的是增加存储器中字的数量。 方法: 静态存储器进行字扩展时，将各芯片的地址线、数据线、读写控制线相应并联，而由片选信号来区分各芯片的地址范围。 动态存储器一般不设置CS端，但可用RAS端来扩展字数。只有当RAS由“1变“0时，才会激发出行时钟，存储器才会工作。例例: 4: 4个个16K 16K 8 8位静态芯片组成位静态芯片组成64K 64K 8 8位存储器。位存储器。(3)(3)字位扩展字位扩展 实际存储器往往需要字向和位向同时扩充。一个存储器的容量为M

38、 N位，若使用L K位存储器芯片，那么，这个存储器共需要 个存储器芯片。KNLM例例: :由由Intel2114(1K Intel2114(1K 4 4位位) )芯片组成容量为芯片组成容量为4K 4K 8 8位的主存储器的逻辑框图位的主存储器的逻辑框图, ,说明地址总线和数据总说明地址总线和数据总线的位数，该存储器与线的位数，该存储器与8 8位字长的位字长的CPUCPU的连接关系。的连接关系。解：此题所用芯片是同种芯片。解：此题所用芯片是同种芯片。（1 1片数片数= =存储器总容量位）存储器总容量位）/ /芯片容量位）芯片容量位） =4K =4K* *8/8/（1K1K* *4 4）=8=8片

39、）片）(2(2CPUCPU总线由存储器容量决定）总线由存储器容量决定） 地址线位数地址线位数=log2(=log2(字数字数)=log2(4K)=12()=log2(4K)=12(位位) ) 数据线位数数据线位数= =字长字长=8=8位）位） （3 3芯片总线由芯片容量决定）芯片总线由芯片容量决定） 地址线地址线=log2(1K)=10(=log2(1K)=10(位位) ) 数据线数据线=4=4位）位）（4 4分组组内并行工作，分组组内并行工作，CsCs连在一起，组连在一起，组间串行工作，间串行工作，CsCs分别连接译码器的输出）分别连接译码器的输出） 组内芯片数组内芯片数= =存储器字长存储

40、器字长/ /芯片字长芯片字长 =8/4=2 =8/4=2片）片） 组数组数= =芯片总数芯片总数/ /组内片数组内片数=8/2=4=8/2=4组）组）（5 5地址分配与片选逻辑地址分配与片选逻辑64KB64KB1K1K4 41K1K4 41K1K4 41K1K4 41K1K4 41K1K4 41K1K4 41K1K4 4需需1212位地址位地址寻址：寻址：4KB4KB A15A12A11 A10 A9 A15A12A11 A10 A9 A0A0A11A0A11A00 0 0 00 0 0 0任意值任意值 0 0 1 10 0 1 10 1 1 10 1 1 11 0 1 11 0 1 10 1

41、 0 00 1 0 01 0 0 01 0 0 01 1 0 01 1 0 01 1 1 11 1 1 1片选片选 芯片地址芯片地址 低位地址分配给芯片，高位地址形成片选逻辑。低位地址分配给芯片，高位地址形成片选逻辑。 芯片芯片 芯片地址芯片地址 片选信号片选信号 片选逻辑片选逻辑1K1K1K1K1K1K1K1KA9A0A9A0A9A0A9A0A9A0A9A0A9A0A9A0CS0CS0CS1CS1CS2CS2CS3CS3A11A10A11A10A11A10A11A10A11A10A11A10A11A10A11A10(6)(6)连接方式连接方式: :扩展位数扩展位数, ,扩展单元数扩展单元数,

42、 ,连接控制线连接控制线例：某半导体存储器，按字节编址。其中：例：某半导体存储器，按字节编址。其中：0000H0000H07FFH07FFH为为ROMROM区、选用区、选用EPROMEPROM芯片芯片2KB/2KB/片）；片）； 0800H0800H13FFH13FFH为为RAMRAM区、选用区、选用RAMRAM芯片芯片 （2KB/2KB/片和片和1KB/1KB/片）。片）。地址总线地址总线A15A15A0A0低）。给出地址分配和片选逻辑。低）。给出地址分配和片选逻辑。例例2.2.1.1.计算容量和芯片数计算容量和芯片数ROMROM区：区：2KB RAM2KB RAM区：区：3KB 3KB 共

43、共3 3片片 存储空间分配：存储空间分配：先安排大容量芯片放地址低先安排大容量芯片放地址低端），再安排小容量芯片。端），再安排小容量芯片。便于拟定片选逻辑。便于拟定片选逻辑。A15 A14 A13 A12 A11 A10 A15 A14 A13 A12 A11 A10 A9A0A9A00 0 0 0 0 0 00 0 0 0 0 0 00 0 0 0 0 1 10 0 0 0 0 1 1 0 0 0 0 1 1 1 0 0 0 0 1 1 1 0 0 0 1 0 0 1 1 0 0 0 1 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0

44、0 0 0 1 0 0 0 0低位地址分配给芯片，高位地址形成片选逻辑。低位地址分配给芯片，高位地址形成片选逻辑。 芯片芯片 芯片地址芯片地址 片选信号片选信号 片选逻辑片选逻辑2K2K2K2K1K1KA10 A10 A0A0A10 A10 A0A0A9 A9 A0 A0CS0CS0CS1CS1CS2CS2A12A11A12A11A12A11A12A11A12A11A12A115KB5KB需需1313位地位地址寻址寻址：址：ROMROMA12A12A0A064KB1K1K2K2K2K2KRAMRAMA10A10A15A14AA15A14A1313为全为全0 0二存储控制二存储控制 在存储器中，

45、往往需要增设附加电路。这些附加电路包括地址多路转换线路、地址选通、刷新逻辑，以及读写控制逻辑等。 在大容量存储器芯片中，为了减少芯片地址线引出端数目，将地址码分两次送到存储器芯片，因此芯片地址线引出端减少到地址码的一半。动态存储器依靠电容电荷存储信息。平时无电源供电，时间一长电容电荷会泄放，需定期向电容补充电荷，以保持信息不变。1.1.集中刷新：在一个刷新周期内，利用一段固定的集中刷新：在一个刷新周期内，利用一段固定的时间，依次对存储器的所有行逐一再生，在此期间时间，依次对存储器的所有行逐一再生，在此期间停止对存储器的读和写。停止对存储器的读和写。定期向电容补充电荷定期向电容补充电荷刷新刷新死

46、区死区用在实时要求用在实时要求不高的场合。不高的场合。R/WR/W刷新刷新R/WR/W刷新刷新2ms2ms50ns50ns例如：一个存储器有例如：一个存储器有10241024行，系统工作周期行，系统工作周期为为2OOns2OOns。RAMRAM刷新周期为刷新周期为2ms2ms。这样，。这样，在每个刷新周期内共有在每个刷新周期内共有1000010000个工作周期，个工作周期，其中用于再生的为其中用于再生的为10241024个工作周期，用于个工作周期，用于读和写的为读和写的为89768976个工作周期。个工作周期。 集中刷新的缺点是在刷新期间不能访问存集中刷新的缺点是在刷新期间不能访问存储器，有时

47、会影响计算机系统的正确工作。储器，有时会影响计算机系统的正确工作。2ms2ms（2 2分步刷新分步刷新例例. .2.2.分布式刷新：把刷新操作分散到刷新周期分布式刷新：把刷新操作分散到刷新周期2ms2ms内内用在大多数计算机中。用在大多数计算机中。每隔一段时间刷新一行。每隔一段时间刷新一行。128128行行15.6 15.6 微秒微秒每隔每隔15.615.6微秒提一次刷新请求，刷新一行；微秒提一次刷新请求，刷新一行；2 2毫秒内刷新完所有行。毫秒内刷新完所有行。R/WR/W刷新刷新R/WR/W刷新刷新R/WR/WR/WR/WR/WR/W15.6 15.6 微秒微秒15.6 15.6 微秒微秒1

48、5.6 15.6 微秒微秒刷新请求刷新请求（DMADMA请求）请求）（DMADMA请求）请求） 动态MOS存储器的刷新需要有硬件电路的支持，包括刷新计数器、刷新访存裁决，刷新控制逻辑等。这些线路可以集中在RAM存储控制器芯片中。 例如Intel 8203DRAM控制器是为了控制2117，2118和2164DRAM芯片而设计的。 2ll7，2118是16KXl位的DRAM芯片，2164是64KXl位的DRAM芯片。图421是Intel 8203逻辑框图。根据它所控制的芯片不同，8203有16K与64K两种工作模式。3 3存储校验线路存储校验线路 计算机在运行过程中，主存储器要和CPU、各种外围设

49、备频繁地高速交换数据。由于结构、工艺和元件质量等种种原因，数据在存储过程中有可能出错，所以，一般在主存储器中设置差错校验线路。 实现差错检测和差错校正的代价是信息冗余。 早期的计算机多采用奇偶校验电路，只有一位附加位，但这只能发现一位错而不能纠正。 由于大规模集成电路的发展，主存储器的位数可以做得更多，使多数计算机的存储器有纠正错误代码的功能(ECC)。一般采用的海明码校验线路可以纠正一位错。4.64.6提高存储器性能技术提高存储器性能技术速度和容量是存储器的两大主要课题，计算机的发展对存储器不断地提出更高速度和更大容量的要求。除去存储器制造技术在不断发展外，在单机系统中，提高存储器性能的技术

50、还有：双端口存储器、并行主存储器、高速缓冲存储器、虚拟存储器等。一一. .存储器制造技术的发展存储器制造技术的发展1.FPM DRAM1.FPM DRAM FPM DRAM(Fast Page Mode DRAM): FPM DRAM(Fast Page Mode DRAM):快页模式快页模式DRAMDRAM。传统的传统的DRAMDRAM在存取一位数据时，必须分别输入行地址和列在存取一位数据时，必须分别输入行地址和列地址信息。地址信息。 FPM DRAM FPM DRAM对这种寻址方式做了改进，输入行地址对这种寻址方式做了改进，输入行地址后，若后，若CPUCPU需要的数据在同一行地址内，则可以

51、在同一行连续需要的数据在同一行地址内，则可以在同一行连续输出列地址而不必再输出行地址。由于一般的程序和数据在输出列地址而不必再输出行地址。由于一般的程序和数据在主存中排列的地址是连续的，这种触发行地址的方式能较为主存中排列的地址是连续的，这种触发行地址的方式能较为快速的获得所需要的数据。快速的获得所需要的数据。2.EDO DRAM2.EDO DRAM EDO DRAM(Extended Data Out DRAM): EDO DRAM(Extended Data Out DRAM):扩展数据输出扩展数据输出DRAMDRAM。传统的传统的DRAMDRAM和和FPMFPMDRAMDRAM在存取每一

52、数据时，输入行地址和在存取每一数据时，输入行地址和列地址后必须等待电路稳定，然后才能有效的读写数据，而列地址后必须等待电路稳定，然后才能有效的读写数据，而下一个地址必须等待这次读下一个地址必须等待这次读/ /写周期完成才能输出。而写周期完成才能输出。而EDOEDO输输出数据只要定位好要读出数据只要定位好要读/ /写数据的第一位，不管读写数据的第一位，不管读/ /写周期是写周期是否完成，都可启动下一个读否完成，都可启动下一个读/ /写周期，从而提高了读写周期，从而提高了读/ /写速度。写速度。3.SDRAM DRAM3.SDRAM DRAM SDRAM DRAM(Synchronous DRAM

53、): SDRAM DRAM(Synchronous DRAM):同步主存。同步主存。 SDRAM SDRAM以前的以前的DRAMDRAM均采用异步读取方式，不与系统外频同均采用异步读取方式，不与系统外频同步。存取数据时，系统须等待若干时钟周期才能接收和发送步。存取数据时，系统须等待若干时钟周期才能接收和发送数据。数据。SDRAMSDRAM在同步脉冲的控制下取消了主存等待时间，减少在同步脉冲的控制下取消了主存等待时间，减少了数据传送的延迟时间，因而加快了系统速度。了数据传送的延迟时间，因而加快了系统速度。4.DDR DRAM4.DDR DRAM DDR DRAM(Double Data Rata

54、 DRAM): DDR DRAM(Double Data Rata DRAM):双速率双速率SDRAMSDRAM。 DDR DDRSDRAMSDRAM的核心建立在的核心建立在SDRAMSDRAM的基础上，与的基础上，与SDRAMSDRAM的主要的主要区别是区别是DDRDDRRAMRAM能在时钟脉冲的上升沿和下降沿读出数据，能在时钟脉冲的上升沿和下降沿读出数据，不需要再提高时钟就能加倍提高不需要再提高时钟就能加倍提高SDRAMSDRAM的速度。的速度。6.SLDRAM6.SLDRAM SLDRAM(SyncLink DRAM): SLDRAM(SyncLink DRAM):同步链接同步链接DRA

55、MDRAM。 它在速度上最接近于它在速度上最接近于RDRAMRDRAM，SLDRAMSLDRAM是一种增强和扩展是一种增强和扩展SDRAMSDRAM架构，它将当前的架构，它将当前的4 4体体(Bank)(Bank)结构扩展到结构扩展到1616体，并增加体，并增加了新接口的控制逻辑电路。了新接口的控制逻辑电路。SLDRAMSLDRAM像像SDRAMSDRAM一样使用每个脉冲一样使用每个脉冲的边沿传送数据。的边沿传送数据。5.RDRAM5.RDRAM RDRAM(Rambus DRAM): RDRAM(Rambus DRAM):内部总线内部总线DRAMDRAM。 是一种存储总线式是一种存储总线式D

56、RAMDRAM存储器，本是为电视游戏机提出的存储器，本是为电视游戏机提出的一种内存规则，因为能达到更高的时钟频率，后来一种内存规则，因为能达到更高的时钟频率，后来IntelIntel联合联合MicronMicron等等1010余家半导体厂商发布，并正式命名为余家半导体厂商发布，并正式命名为DirectRambus DRAM,DirectRambus DRAM,简称简称RDRAMRDRAM。6.VCM6.VCM VCMVCM又称虚拟通道内存又称虚拟通道内存Virtual Channel MemoryVirtual Channel Memory）。）。是是NECNEC公司开发出来的新一代公司开发出

57、来的新一代DRAMDRAM，其原理是在一般的，其原理是在一般的DRAMDRAM中加入一个块中加入一个块SRAMSRAM作为数据缓存，以维持数据的快作为数据缓存，以维持数据的快速访问，相当于一种具有缓存的存储器。速访问，相当于一种具有缓存的存储器。VCMVCM保持了传统保持了传统SDRAMSDRAM的管脚兼容，厂家不需要重新的管脚兼容，厂家不需要重新进行主板布线设计就能够使主板支持它，不过，由于它进行主板布线设计就能够使主板支持它，不过，由于它与传统的与传统的SDRAMSDRAM控制方式不同，因而，还需要得到芯片控制方式不同，因而，还需要得到芯片组的支持才能使用。组的支持才能使用。二二. .双端

58、口存储器双端口存储器 常规存储器是单端口存储器，每次只接收一个地址，访问一个存储单元，从中读取一个字节或一个字。主存是信息交换的中心，一方面CPU频繁地与主存交换信息，另一方面外设也较频繁地与主存交换信息，而单端口存储器每次只能接受一个访存者，或者读或是写，这就影响了工作速度。为此，在某些系统中使用双端口存储器。 双端口存储器具有两个彼此独立的读/写口，每个读/写口都有一套独立的地址寄存器和译码电路，可以并行地独立工作。两个读/写口可以按各自按收的地址，同时读出或写入，或一个写入而另一个读出。与两个独立的存储器不同，两套读/写口的访存空间相同，可以访问同一存储单元。通常使双端口存储器的一个读/

59、写口面向CPU，另一个读/写口则面向外设或输入输出处理机。 另外，在多机系统中常采用双端口存储器甚至多端口存储器作为各CPU的共享存储器，实现多CPU之间的通信。地址寄存器地址寄存器地址寄存器地址寄存器译码译码译码译码存储体存储体数据数据A A数据数据B B地址地址A A地址地址B B双端口存储器双端口存储器示意图示意图三三. .并行主存器并行主存器常规的主存是单体单字存储器，只包含一个存储体。在高速的计算机中，普遍采用并行主存系统，即在一个主存周期内可以并行读取多个字，依靠整体信息呑吐量的提高，以解决CPU与主存之间的速度匹配问题。并行主存有单体多字方式和多体并行和多体交叉方式。1.单体多字

60、方式多个并行工作的存储器共有一套地址寄存器和译码电路，按同一地址并行地访问各自的对应单元。例：CPU送出地址A，则n个存储器中的所有A单元同时被选中。若每个存储器的字长为W位，则同时访问nW 位，即可以将n 个存储器看作一个大存储器，一次访问n个字，称为单体多字方式。W W位位 W W位位 W W位位M0 M1Mn-1地址译码地址译码MAR地址地址单体多字并行主存系统示意图单体多字并行主存系统示意图. .多体并行方式多体并行方式 n个并行的存储器具有各自的地址寄存器、读/写电路和数据寄存器，称为存储模块。它们能各自以同等的方式与CPU传递信息，形成可以同时工作又独立编址且容量相同的n个分存储体