7段数码显示译码器设计

1、附表1:广州大学学生实验报告2016年4月28日开课学院及实验室：物理与电子工程学院-电子楼317室学院物电年级、专业、班姓名Jason.P学号实验课程名称EDA技术实验成绩实验项目名称7段数码显示译码器设计指导教师实验目的：学习7段数码显示译码器设计；学习VerilogHDL的多层次设计方法二、实验内容：1、实验原理：7段数码是纯组合电路，通常的小规模专用IC,如74或4000系列的器件只能作十进制BCM译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPL珅来实现。2、实验步骤：的人“5恤H

2、UMfk法麦工IV；OO0O0111113.oOOO1OOOO11o1OO1Oaoiioii.之OO1110011X13O1OO11OOL1OAO1O111Q11O15oa1o1111X01eOlliOOQO1117IOoo1111111e1OO111O1119IO1o111O111ATO13_1111iooB11ooO111OO1c110LiO1111oQ111oHi1OOzE1111111OOO1F表4-17段译码器真值表图4-1共阴数码管及其电路(1)首先按7段译码器真值表，完成7段BCM译码器的设计。作为7段BCM译码器，输出信号LED7引勺7位分别接如图4-1数码管的7个段，高位在左

3、，低位在右。例如当LED7S$俞出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1;接有高电平的段发亮，于是数码管显示“5”。(2)设计该译码器，在QuartusII上对其进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形(提示：用输入总线的方式给出输入信号仿真数据)。引脚锁定及硬件测试。建议选实验电路模式6,用数码8显示译码输出，键8/7/6/5四位控制输入，硬件验证译码器的工作性能。A£0001mo|(oooiI叫oohMM1MHi"I叫叫皿。叫叫i而叫】用叫她LED7SHffi图4-27段译码器仿真波形(3

4、)将设计加入4位二进制计数器，经上面设计的16进制7段译码器显示。CNT4B：TECL75：；clockOrslOenaOCLKOUTY1,0H-JA30LED7s6期-lcd|6.ORSTCOUT2j:ENA：；!-coulO图4-3计数器和译码器连接电路原理图三、实验HDL描述：计数器：moduleadder(CLK,RST,EN,LOAD,COUT,DOUT,DATA);inputCLK,EN,RST,LOAD;input3:0DATA;output3:0DOUT;outputCOUT;reg3:0Q1;regCOUT;assignDOUT=Q1;always(posedgeCLKorn

5、egedgeRST)/CLK上升沿、RST下降沿触发beginif(!RST)Q1<=0;/RST为低电平时，Q1为0elseif(EN)begin/EN为高电平时，执行下步if(!LOAD)Q1<=DATA;/LOAD为低电平时Q1=DATAelseif(Q1<15)Q1<=Q1+1;/Q1<15,计数力口1elseQ1<=4'b0000;end/Q1为其他值，计数置0endalways(Q1)if(Q1=4'hf)COUT=1'b1;elseCOUT=1'b0;/Q1为15,COUT=,1否则为0endmodule16进制

6、7段译码器：moduleDECL7S(A,LED7S);input3:0A;output6:0LED7S;reg6:0LED7S;always(A)case(A)4'b0000:LED7S<=7'B0111111;4'b0001:LED7S<=7'B0000110;4'b0010:LED7S<=7'B1011011;4'b0011:LED7S<=7'B1001111;4'b0100:LED7S<=7'B1100110;4'b0101:LED7S<=7'B11011

7、01;4'b0110:LED7S<=7'B1111101;4'b0111:LED7S<=7'B0000111;4'b1000:LED7S<=7'B1111111;4'b1001:LED7S<=7'B1101111;4'b1010:LED7S<=7'B1110111;4'b1011:LED7S<=7'B1111100;4'b1100:LED7S<=7'B0111001;4'b1110:LED7S<=7'B1111001;4

8、'b1111:LED7S<=7'B1110001;default:LED7S<=7'B0111111;endcaseendmodule四、仿真结果：国ledtsbonm11111i。i以1口。11113nui）；1i1i口疝口ii;tpiTrnxin".i京1111a味11icicii；tjuriTiyi'mr11皿口1；|iiiiiiii«iiiniiiiiiiiiiiiiiiiiiiIiiiiiiiiiiii1iiiiii1Ii>irinni»igg1>i|7段数码显示译码器仿真测试结果A为输入的数，LE

9、D7s俞出对应的译码结果（与7段译码器真值表一致）CLKENLOADEST国BATA田1OVTCOUT含异步清零和同步时钟使能的加法计数器，CLK为上升沿时，DOU计数（EN=LOAD=RST=1EN为低电平时DOU琛持当前数值（LOAD=RST=»1;EN为高电平且CLK为上升沿时触发DOU计数（LOAD=RST=»1。LOAM低电平且CLK为上升沿时，DOUTS为DATAfi（EN=RST=1。RST为低电平时，DOUTS为0,与CLK是否为上升沿无关。DOUT1计满15时COUTS1,DOU伪其他值时COU伪0。组合电路（计数器+译码器）仿真测试结果计数器和译码器连接

10、的电路，led的译码输出和真值表相符合。en为低电平且clock为上升沿时led保持，en为局电平且clock为上升沿时led显示的数字加一。load为低电平且clock为上升沿时，led显示data的数值。rst为低电平时，led显示数字0,与clock上升沿时间无关。Led显示到数字15时cout为1,led显示其他数值时，cout为0五、引脚锁定:ToAssignmentNameValueEnabled|1clockLocationPIN52Yes2lcoutLocationP1M_76Yes3lenaLocationPIN_51Yes4ELED750LocationPINJ39Yes5

11、*LED751LocationPINJ42Yes60LED75l。匚前mPINJ43Yes7«LED753LocationPIN44Yes8至LED754LocationPINJ45Yes90LED755LocationPINJ46Yes10LED756LocationPIN59Yes11lrstLocationPIN_50Yes六、硬件测试结果:模式6:en（键8控制）为低电平，保持显示数字3计数满15(显示为F)LED-D8(cout)亮rsta（键7控制）为低电平，清零七、实验心得通过本次实验，对QuartusII有了进一步的学习和认识，对Verilog也有了深入了解。学会了7段数码显示译码器的Verilog硬件设计,学习了VHDL勺CASE语句应用及多