VHDL第1讲盛建伦老师ppt课件

1、数 字 逻 辑Digital Logic青岛理工大学广义双语教学课程习题参考答案习题参考答案1-24 (5) ),(),(),(311211105432ddddmmmmDCBAFAB0011CD00 0100 01110011 10XX0000XX11 10CBCBF习题参考答案习题参考答案1-13 (2) (3) 1-15 (1) (2) DBCABDFDCBDCBDBADABDBDBCADBCADBF)()()(ABBCACFCBCABACCBCABABABACBCAF)()()(CBBACAF)(BACABXABBAY)(硬件描画言语VHDL根底第第3章章 Very High speed

2、 Integrated Circuit Hardware Description Language VHDL非常高速集成电路硬件描画言语是由美国国防部支持的一项研讨方案，于1983年创建，目的是以文字化方法描画电子电路与系统。1987年，VHDL成为IEEE规范，即IEEE1076规范，1993年修正为IEEE1164规范，2019年，IEEE又将电路合成的规范程序与规格参与到VHDL言语中，称为1076.3规范。之后，又有1076.4规范和1076.6规范。库、程序包使用说明配置(CONFIGURATION)结构体(ARCHITECTURE)实体(ENTITY)PORT端口说明结构体说明GE

3、NERIC类属说明体实计设结构体功能描述VHDL程序设计根本构造 VHDL用言语的方式而非图形等方式描画硬件电路，容易修正，容易保管。特别适宜于设计组合逻辑电路和形状机：译码器、编码器、加法器、多路选择器、地址译码器、.VHDL程序根本构造程序根本构造nVHDL程序通常包含实体(Entity)，构造体(Architecture)，配置(Configuration)，包集合(Package)，和库(Library)五部分。库是专门存放预编译程序包的地方。库是专门存放预编译程序包的地方。其中实体用于描画所设计的系统的外部接口信号； 配置语句安装详细元件到实体构造体对，可以被看作是设计的零件清单；

4、构造体用于描画系统内部的构造和行为；建立输入和输出之间的关系；包集合存放各个设计模块共享的数据类型、常数和子程序等；包集合存放各个设计模块共享的数据类型、常数和子程序等；VHDL主要用于描画设计系统的构造、行为、功能和接口。n器件器件 或或n子系统子系统 ARCHITECTUREn Process Process Sequentialn Process Combinationaln Process component Ports它将一个设计 元件、电路、系统分为：n外部外部 可视部分、端口，可视部分、端口，n内部不可视部分、内部功能、算法。内部不可视部分、内部功能、算法。Very High s

5、peed Integrated Circuit Hardware Description Language一、信号signal的含义和信号的两种最常用类型： std_logic 和 std_logic_vectorVHDL入门需掌握的根本知识入门需掌握的根本知识二、四种常用语句的根本用法赋值语句、if语句、case语句 和 process语句三、实体entity、构造体architecture)以及 一个实体和一个构造体组成的设计实体。四、层次构造的设计 掌握元件component语句和端口映射port map语句。五、库library和程序包package的根本运用。有了以上入门知识，就能做

6、普通的设计了。有了以上入门知识，就能做普通的设计了。库库library和程序包和程序包package 库Library用于存放预先编译好的程序包Package，作用： 程序包中定义了数据集合体、逻辑操作和元件等。 主要是声明在设计或实体中将用到的常数，数据类型，元件及子程序等。 任何一种设计都要充分利用前人已有的成果，公用的资源要尽能够运用；本人曾经设计好的资源也要尽量利用起来，程序包 package 和库(library)就是一些可以公用的资源，是设计实体的一个重要组成部分。库库library 设计库对当前设计是可见的，默许的，无需用library子句和use子句阐明的库。VHDL言语的库分

7、为两种，一种是设计库，一种是资源库。 库是用来放置可编译的设计单元的地方。 VHDL中的常用库有： STD库、WORK库、IEEE库和用户定义库。Std 和 work 这两个库是设计库。 VHDL的规范库。库中存放有称为“standard的规范包集合，其中定义了多种常用的数据类型，均不加阐明可直接援用。库库librarySTD库库 常用的资源库。IEEE库包含经过IEEE正式认可的STD_LOGIC_1164包集合和某些公司提供的一些包集合，如STD_LOGIC_ARITH算术运算库、STD_LOGIC_UNSIGNED等。 WORK库是现行作业库。设计者所描画的VHDL语句不需求任何阐明，都

8、将存放在WORK库中。WORK库对一切设计都是隐含的，因此在运用该库时无需进展任何阐明。IEEE库库WORK库库库库library用户定义库用户定义库 用户定义库简称用户库，是由用户本人创建并定义的库。 除了IEEE规范资源库外，各可编程器件厂家的EDA软件提供本人独特的资源程序包。由于这些程序包是为它们制造的器件效力的，往往更有针对性。 设计者可以把本人经常运用的非规范普通是本人开发的包集合和实体等聚集在一同定义成一个库，作为对VHDL规范库的补充。用户定义库在运用时同样要首先进展阐明。 Qartus 中提供了一个LPM库，库中有许多称之为 MegaFunctions的功能强大的函数。库库l

9、ibrary除了STD库和WORK库之外的其它库均为资源库。 运用资源库中的元件和函数之前，需求运用library子句和use子句予以阐明。 没有阐明的库中的元件不能运用。 library子句和use子句总是放在设计实体的最前面可以放在注释之后。 假设一个设计实体中运用了某个库中的元件和函数，就要运用相应的library子句和use子句。library子句的作用是使该库在当前文件中“可见。library子句阐明运用哪个库，它的格式是子句阐明运用哪个库，它的格式是 library 库名库名1,库名库名2,库名库名n;库库librarystd库和work库是设计库，在任何设计文件中隐含都是“不可见

10、的，不需求特别阐明。也就是说，每一个设计文件中总是隐含以下不可见的行：library std, work;use std.standard.all;use子句阐明运用哪个库中的哪个程序包中的元件或者函数。它子句阐明运用哪个库中的哪个程序包中的元件或者函数。它的格式是：的格式是：use 库名库名.程序包名程序包名.all; 这些是不用在程序里写的程序包程序包package 程序包是一种使包体中的类型、常量、元件和函数对其他模块文件是可见、可以调用的设计单元。 程序包是公用的存储区，在程序包内阐明的数据，可以被其它设计实体运用。程序包由包头和包体两部分组成。VHDL言语要素言语要素 V VH HD

11、 DL L语语言言要要素素包包括括数据对象数据对象变量变量信号信号常数常数数据类型数据类型操作数操作数运运算算操操作作符符VHDL数据对象数据对象数据对象Data Objects: 凡是可以被赋予一个值的对象称为数据对象，数据对象用于传送信号。数据对象值的类型 数据对象类型 数据对象名 信号和变量信号和变量信号信号signal)变量变量 (variable) 是硬件中物理连线的笼统描画，信号在元件的端口衔接元件以及在元件内部各部分之间的衔接。 在硬件中没有类似的对应关系，它们主要用于保管中间结果。例如作为数组的下标。常量代表数字电路中的电源、地、恒定逻辑值等常数。常量常量 Constant)信

12、号在逻辑电路设计中最常用的数据类型信号在逻辑电路设计中最常用的数据类型 在VHDL言语中有10种数据类型，但是在逻辑电路设计中最常用的是std_logic和std_logic_vector提供的数据类型。 std_logic类型分为布尔boolean型、位bit型、位矢量(bit_vector)型。std_logic有9种形状，常用的是三种形状：1 高电平高电平0 低电平低电平z高阻高阻高阻形状是为了双向总线的描画信号阐明信号阐明 一个信号只需经过阐明后才干运用。用VHDL言语进展设计就是写一系列语句。信号阐明方式如下：一个语句用分号终了。一个语句用分号终了。 Signal clock, T1

13、, T2 : std_logic;Signal 信号名：数据类型 ：=设定值；Signal A : Std_logic_vector(3 Down to 0) := “0000; 例如：Signal r0, r1 ,r2, r3 : std_logic_vector(15 downto 0);Signal r0,r1,r2,r3:std_logic_vector(0 upto 15);设定值设定值可选项可选项1阐明位置不同，信号通常在实体、构造体和程序包中阐明，变量普通在进程、过程和函数语句中阐明；信号与变量的区别信号与变量的区别2赋值运算符不同，信号用“ = 符号进展赋值， 变量用 “ ：=

14、 符号赋值；3延迟不同，信号的赋值存在延迟，变量的赋值是直接的，没有任何延迟时间。 从信号阐明看不出一个信号是组合逻辑还是时序逻辑例如存放器，这与ABEL言语是不同的。VHDL 操作符操作符VHDL操作符：逻辑操作符逻辑操作符算术操作符算术操作符符号操作符符号操作符关系操作符关系操作符逻辑运算符逻辑运算符 -signal a,b :std_logic; -signal c,d :std_logic_vector(7 downto 0);有7种逻辑运算符：NOT、OR、AND、NAND、NOR、XOR 、 XNOR 。阐明：- 是注释开场的标志，这些signal语句的存在只是为了阐明这些信号的类

15、型，供阅读方便运用。两个进展逻辑运算的信号，类型必需一样。例如a and b a or b not a正确c and d c xor d not c 正确a and c错误 常用的为前三种。不等于 ( a and b) or (c and d)逻辑运算符逻辑运算符例如：a and b or c and d等于 (a and b ) or c) and d 这些逻辑运算符， not优先级最高，其他的优先级一样。因此运算时按由左到右的顺序展开。运算时要留意加括号。NOT、OR、AND、NAND、NOR、XOR 、XNOR 。能进展逻辑运算的数据类型：bit、 bit_vector、 boolean

16、std_logic、 std_logic_vectorSignal a,b,c,d: std_logic_vector(3 downto 0);Signal e,f,g,h: std_logic_vector(1 downto 0);d=a and b and c;d=a or b or c;d=a xnor b xnor c;h=e nor f nor g;h=(e nor f) nor g;d=(e nor f) nor g;例算术运算符算术运算符a + ba + 1常用的算术运算符有：+ - -USE ieee.Std_logic_arith.ALL;-signal a,b :std_l

17、ogic_vector(15 downto 0);字符串必需用双引号括起来字符类型通常用单引号括起来，字符类型区分大小写，a + 01求和运算符、求积运算符、符号运算符、混合运算符、移位运算符 VHDL中的求和运算符包括加减运算和并置运算，操作数的数据类型为整型。例VHDL语句不区分大小写并置运算符并置运算符 &-signal a,b:std_logic_vector(3 downto 0);-signal c,d:std_logic_vector(2 downto 0); a and (1 & c) c & a 并置运算符用于位的衔接，构成矢量。也可衔接矢量构成更大的

18、矢量。例如：Signal a : std_logic_vector(4 downto 0);Signal b : std_logic_vector(2 downto 0);Signal c : std_logic_vector(1 downto 0);B B2 2B B1 1 B B0 0b b: :C C1 1 C C0 0c c: :b cB B2 2 B B1 1 B B0 0b b: :C C1 1 C C0 0: :c c B2B2 B1B1 B0B0 C1C1 C0C0a = b cA A4 4 A A3 3 A A2 2A A1 1 A A0 0a a: :a:a:B B2 2

19、B B1 1 B B0 0 C C1 1 C C0 0例：并置运算符 & 并置运算符用于位的衔接，构成矢量。也可衔接矢量构成更大的矢量。关系运算符关系运算符 = 等于等于/= 不等于不等于 大于大于 = 大于等于大于等于 关系运算符有以下几种：关系运算的结果为“真(true)或者“假(false)。=、 /= 在实现硬件电路时比其它的关系运算符对芯片的利用率要高 等于、不等于运算符适用于一切的数据类型，其他的运算符适用于整数、位及矢量等。在进展关系运算时，两边的数据类型必需一样，但位长度可以不同。VHDL顺序语句顺序语句 顺序语句的特点是，每一条顺序语句的执行顺序是与它们的书写顺序根本

20、一致的。顺序语句只能出如今进程Process和子程序中，子程序包括函数Function和过程Procedure。顺序语句的种类： 进程语句赋值语句 流程控制语句 等待语句 子程序调用语句 前往语句 空操作语句常用的常用的4种语句种语句 VHDL有许多类型的语句，入门只需掌握4种语句：赋值语句，赋值语句，if语句，语句，case语句语句 和和 process语句。语句。赋值语句赋值语句 -signal a, b, c: std_logic; -signal d, e, q :std_logic_vector3 downto 0; = 是信号赋值符，= 左右两边数据类型必需一样，数据长度必需一样。

21、1、信号赋值语句、信号赋值语句 由于信号是物理量，因此赋值有延迟时间。如第二个语句就是一个或门，因此，信号d或“q后到e有延迟时间。信号赋值语句的语法格式为：目的信号名 = 表达式设定值； c = not (a and b); e = d or q; -variable x,y,z : integer range 0 to 255;x := 0;y := 132;z := x; 赋值语句赋值语句2、变量赋值语句、变量赋值语句:=是变量赋值符。是变量赋值符。:=左右两边的数据类型必需一样。左右两边的数据类型必需一样。由于变量没有相对应的明确的物理量，因此变量赋由于变量没有相对应的明确的物理量，因

22、此变量赋值没有时间延迟。值没有时间延迟。3. 并行赋值语句并行赋值语句(1) 条件赋值语句条件赋值语句格式：目的信号=表达式1 WHEN 条件1 ELSE表达式2 WHEN 条件2 ELSE表达式N-1 WHEN 条件N-1 ELSE表达式N；并行赋值语句并行赋值语句(2) 选择赋值语句选择赋值语句格式：目的信号 b ) THEN outb ) THEN out= 1；ELSEout=0;END IF;2、二选一if语句例例： 一个8位二选一选择器用于二选一控制的if语句-signal sel :std_logic;-signal a, b，c :std_logic_vector(7 down

23、to 0); if sel = 1 then c = a; else c = b; end if; 第三种IF语句If 条件1 Then 假设干语句;Elsif 条件2 Then 假设干语句; else 条件n Then 假设干语句;End if;语句格式3、多项选择一if语句例：例：A1A1A2A2Y Y0 00 00 01 11 10 01 11 1D0D0D1D1D2D2D3D3A1A1A2A2D0D0D1D1D2D2D3D3Y Y四选一数四选一数据选择器据选择器Process(A)BeginIf A=00 then f=D0; elsif A=01 then f=D1; elsif A

24、=10 then f=D2; else f=D3; end if;end process;多项选择一if语句process 语句语句 process语句通常称为进程语句，本质上它描画了一个功能独立的电路块。 在VHDL言语中，一切的并行执行语句都代表功能独立的电路块，而一切顺序执行语句那么是用于描画电路块的功能。 process语句有许多变种，这里只引见最根本的方式。流程控制语句 process语句是个并行执行的语句，但是process语句内部的语句要求是顺序执行语句。它是VHDL程序中，描画硬件并行任务的最重要最常用的语句。Process语句的书写格式是：进程名： process敏感信号1，

25、敏感信号 2，敏感信号n假设干变量阐明语句begin假设干顺序执行语句end process 进程名; process 语句语句用方括号括起来的部分是可选的 第一个进程名以冒号终了,和关键字process隔开，它是可选的，可要可不要，对硬件电路没有影响。不过我建议最好加上进程名,加上进程名等于给这块功能独立的电路加了个标志,加强可读性。 process语句中,begin之前的假设干变量阐明语句也是可选的。假设该process语句中需求运用变量，那么需求在begin之前予以阐明。这些被阐明的变量只对该进程语句起作用，只能在该process语句中运用。敏感信号表 process语句中有个敏感信号表

26、，各敏感信号之间用逗号分开。最后一个敏感信号后面是括号，不需求跟一个逗号。process 语句语句 所谓敏感信号就是指当它的形状发生变化时，启动process语句执行。由于process语句代表一块功能独立的电路，它的某些输入信号的形状变化，势必引起电路输出的变化，这些立刻引起当然要经过短暂的时间延迟输出信号形状变化的信号就是敏感信号。 变量不是真正的物理量，因此不能出如今敏感信号表中。在process语句中只作为输出存在的信号出如今信号赋值符“=的左边,不能作为敏感信号。 既出如今信号赋值符“=的左边，又出如今信号赋值符“=右边的信号，可以出如今敏感信号表中，这是由于这些信号既作为这块电路的

27、输出，又是电路内部的反响信号。 在process语句的书写格式中，在 begin 和 end process 之间的假设干顺序执行语句用于描画该process语句所代表的电路块的功能。process 语句语句 在前面引见if语句时，用if语句描画了二选一选择器和多项选择一选择器。 但是由于if语句是顺序执行语句，因此不能代表一块功能独立的电路，只能成为一块功能独立电路的一部分。需求对前面的if语句进展改造，使之成为一块功能独立的电路能并行执行。改造的方法之一就是将if语句放在process语句中。-signal sel: std_logic;-signal a, b, c: std_logic

28、_vector(15 downto 0);mux2to1: processsel, a, b beginif sel = 0 then c = a;else c = b;end if; end process;process 语句语句例: 二选一选择器留意，本例中运用了进程名，不过在end process之后没有书写进程名。敏感信号表中有3个输入信号case语句语句 case语句是顺序执行语句，常用来描画总线的行为、编码器和译码器的构造以及形状机等等。case语句可读性好，非常简约。case语句的书写格式为流程控制语句case 条件表达式 is when 条件表达式值1 = 假设干顺序执行语句

29、 when 条件表达式n = 假设干顺序执行语句 when others = 假设干顺序执行语句end case； 在case语句中，某一个条件表达式满足时，就执行它后面的顺序执行语句。case语句语句if语句的执行是按顺序执行，各条件有不同的优先级； case语句各条件表达式值之间不存在不同的优先级，它们是同时执行的，即执行的顺序与各条件表达式值的书写顺序无关。 case语句中条件表达式的值须一一列举，不能脱漏；假设不需求一一列举，那么用others替代。 case语句和if语句在许多情况下完成的功能是一样的，在这些情况下，用case语句描画比用if语句描画更明晰、更简约。 -signal

30、sel :std_logic_vector(1 downto 0);-signal a,b,c: std_logic;process(a,b,sel)begin sel c c null; end case;end process;case语句语句本例中出现的“null;是个什么也不做的空语句。例: 2输入与非门本例中，首先将与非门输入信号a和b并置，生成一个2位的std_logic_vector信号sel。信号c是与非门的输出。 第一个when 中的“|代表或者，即三个条件中的任何一个满足，都执行 c = 1 语句。实践上与非门普通不这样设计。常用的设计方法是： c = not (a and

31、 b);设计实体设计实体 在VHDL的设计中，根本设计单元是设计实体。 实体阐明了该设计实体对外的接口；构造体描画了设计实体内部的性能；程序包存放各设计实体能共享的数据类型、常数和子程序等等，库中存放已编译好的实体、构造体、程序包和配置。配置描画了实体与构造体之间的衔接关系。 一个设计实体最多由5部分构成：实体entity，一个或者几个构造体architecture，运用的库(library)和程序包(pachage)，配置configuration。 这里仅讨论含有一个构造体的设计实体，绝大多数设计实体都是仅含一个构造体的设计实体。一个实体-构造体“对共同定义一个电路模型。 设计实体设计实体

32、 实体entity 实体由实体entity 语句阐明。实体语句又称为实体阐明entity declaration语句。实体语句的作用是定义设计实体对外的信号。entity语句的书写格式如下：entity 实体名 is generic 类属参数表; port端口信号表; 实体阐明部分； begin实体语句部分;end 实体名； 最常用的方式是：entity 实体名 isport端口信号表；end 实体名； port端口语句的书写格式是：port(端口名，端口名：方式 数据类型; 端口名，端口名：方式 数据类型; 端口名，端口名：方式 数据类型); 实体entity 实体中的每一个输出/输入被称为

33、一个端口。一个端口实践上是一个信号，由于这些信号担任设计实体与外部的接口，因此称为端口。假设设计实体是一个封装起来的元件，那么端口相当于元件的引脚pin。 跟普通讯号有两点不同：一是端口一定是信号，因此在阐明时省略了关键字signal，二是在阐明普通讯号的信号阐明语句中的信号没有阐明方向，端口由于是设计实体与外部的接口，因此是有方向的。 例： 实体entity port(reset, cs:instd_logic; rd, wr:instd_logic; a1, a0:instd_logic; pa, pb:inoutstd_logic_vector(7 downto 0); pcoutstd

34、_logic_vector(15 downto 0) ); port端口语句的书写格式：port(端口名，端口名：方式 数据类型; 端口名，端口名：方式 数据类型); 留意：pc信号一行最后不以分号终了 端口的方式用来阐明信号经过端口的方向和经过方式，这些方向都是针对该设计实体而言的。例如，in方式对设计实体就是输入。有以下几种方式： 实体entity in流入设计实体， 输入 out从设计实体流出， 输出 inout双向端口，即可输入，又可输出buffer 缓存，能用于内部反响的输出 out方式和buffer方式的区别在于out端口不能用于设计实体的内部反响。buffer端口可以用于设计实体

35、的内部反响。 实体entity aq1的方式是outbq1的方式是buffer构造体构造体 (architecture) 构造体描画设计实体内部的特性。构造体的书写格式如下： architecture 构造体名 of 实体名 is 内部信号，常量，数据类型，函数等的定义; begin 假设干并行执行语句 end 构造体名; 实体名一定要与本构造体对应实体的实体名完全一致。architecture后面的构造体名要与end后的构造体名完全一致，而不是与实体名一致。构造体名可以随意起，由于别的地方很少用到构造体名。构造体内要求运用并行执行语句。 类似if之类的顺序执行语句，只需将它们放在进程语句pr

36、ocess语句之内即可。 process语句是并行执行语句。 前面曾经阐明了并行语句和顺序执行语句的区别。构造体构造体(architecture) 并行执行语句代表一个独立的功能电路，因此它一定有明确表示或者隐含表示的输入、输出信号，如process语句中敏感信号表中的信号不是输入信号就是反响信号。而顺序执行语句只用于描画电路的功能普通很难判别输入输出信号，因此不能代表一个独立的功能电路，例如从一个if语句中判别输入输出信号就比较难。构造体有3种描画方式：行为描画、构造描画和数据流描画。构造体构造体(architecture) (1) 行为描画 描画该设计实体的功能，即该单元能做什么。(2)

37、构造描画 描画该设计实体的硬件构造，即该设计实体的硬件是如何构成的。(3) 数据流方式 以类似于存放器传输级的方式描画数据的传输和变换。主要运用并行执行的信号赋值语句，即显式表示了设计实体的行为，也隐式表示了设计实体的构造。 其实初学者不用太研讨各种描画方式的定义，只需能正确描画设计实体的内部特性即可。 构造体内部要求运用并行执行的语句，这是非常重要的。每个并行执行语句都是一块独立的电路。构造体构造体(architecture) 像与非门这种简单的电路经过信号赋值语句很容易做到，但是像16位存放器用简单的信号赋值语句就无法实现，因此process语句在构造体内得到了大量的运用。这和电路原理图中是一样的。 在用电路原理图设计的电路中，每块电路也都是并行操作，操作时间也没有先后。所以各process语句之间都是并行执行的。 在用原理图描画的电路中，各块电路之间运用信号线相互联络。在VHDL言语中，各process语句、各并行执行语句之间同样是经过信号相互联络或者称之为通讯的。构造体构造体(architecture) 无论用电路原理图的方式设计电路，还是用VHDL言语设计电路，组合逻辑电路中的各个信号，假设不思索信号传输延迟时间，是没有时间先后的；时序电路中的各信号是经过时钟信号来同步，