数字集成电路设计第二章VLSI 特征尺寸缩小

1、200710数字集成电路设计 尚佳彬1第二章第二章 VLSI 特征尺寸缩小特征尺寸缩小工艺每工艺每23 年出现一代年出现一代特征尺寸缩小特征尺寸缩小30（为原来的为原来的0.7 倍）倍） 门延时减少门延时减少30 （工作频率提高（工作频率提高43） 晶体管密度翻一倍晶体管密度翻一倍 每次翻转消耗的能量减少每次翻转消耗的能量减少65（在频率提高（在频率提高43的情况下功耗节省的情况下功耗节省50 ）芯片尺寸每代增加芯片尺寸每代增加14尺寸缩小为了尺寸缩小为了（1）尺寸更小（）尺寸更小（2）速度更快（）速度更快（3）功耗更低（）功耗更低（4）成本更低）成本更低200710数字集成电路设计 尚佳彬2

2、第二章第二章 VLSI 特征尺寸缩小特征尺寸缩小200710数字集成电路设计 尚佳彬3第二章第二章 VLSI 特征尺寸缩小特征尺寸缩小200710数字集成电路设计 尚佳彬4第二章第二章 VLSI 特征尺寸缩小特征尺寸缩小200710数字集成电路设计 尚佳彬5第二章第二章 VLSI 特征尺寸缩小特征尺寸缩小200710数字集成电路设计 尚佳彬6第二章第二章 VLSI 特征尺寸缩小特征尺寸缩小200710数字集成电路设计 尚佳彬7第二章第二章 VLSI 特征尺寸缩小特征尺寸缩小n2.1 器件的尺寸缩小器件的尺寸缩小n2.2 互连线的尺寸缩小互连线的尺寸缩小n2.3 面向高性能和低功耗的面向高性能和

3、低功耗的CMOS n 器件尺寸缩小器件尺寸缩小200710数字集成电路设计 尚佳彬82.1 器件的尺寸缩小器件的尺寸缩小W, L 缩小：缩小： VLSI 技术的基础技术的基础恒场律恒场律（全比例缩小）：理想模型，尺寸和电压按同一比例（全比例缩小）：理想模型，尺寸和电压按同一比例 缩小缩小恒压律恒压律：至今仍是最普遍的模型，仅尺寸缩小，电压保持不变：至今仍是最普遍的模型，仅尺寸缩小，电压保持不变一般化一般化：对今天最实用，尺寸和电压按不同比例缩小：对今天最实用，尺寸和电压按不同比例缩小200710数字集成电路设计 尚佳彬92.1 器件的尺寸缩小器件的尺寸缩小一、恒场律（一、恒场律（CE 律）律）

4、（一）原理：（一）原理：1所有尺寸（纵，横，垂直）均所有尺寸（纵，横，垂直）均 S2器件的（电源）电压器件的（电源）电压 S3衬底浓度衬底浓度 S200710数字集成电路设计 尚佳彬102.1 器件的尺寸缩小器件的尺寸缩小200710数字集成电路设计 尚佳彬112.1 器件的尺寸缩小器件的尺寸缩小S1S1S1( 二二 ) CE率所得到的结果：率所得到的结果：1. 源漏耗尽层宽度的变化：源漏耗尽层宽度的变化： 2. 阈值电压变化：阈值电压变化：3. 器件工作电流的变化：器件工作电流的变化：4. 电路的延迟时间电路的延迟时间5. 功耗：功耗：6. 其它（见表格）其它（见表格）S121S200710

5、数字集成电路设计 尚佳彬122.1 器件的尺寸缩小器件的尺寸缩小200710数字集成电路设计 尚佳彬132.1 器件的尺寸缩小器件的尺寸缩小200710数字集成电路设计 尚佳彬142.1 器件的尺寸缩小器件的尺寸缩小200710数字集成电路设计 尚佳彬152.1 器件的尺寸缩小器件的尺寸缩小200710数字集成电路设计 尚佳彬162.1 器件的尺寸缩小器件的尺寸缩小200710数字集成电路设计 尚佳彬172.1 器件的尺寸缩小器件的尺寸缩小200710数字集成电路设计 尚佳彬182.1 器件的尺寸缩小器件的尺寸缩小( 三三) CE 律的优点与缺点：律的优点与缺点：优点：优点：1. 集成密度提高

6、了集成密度提高了S2倍倍 2. 电路优值减小了电路优值减小了S3倍倍未改善未改善: 功率密度未改善功率密度未改善问题问题: 1. 电流密度增加电流密度增加S倍倍 2. VTH小使抗干扰差小使抗干扰差, 次开启漏电流增加次开启漏电流增加 3. 电源电压标准改变带来不便电源电压标准改变带来不便 200710数字集成电路设计 尚佳彬192.1 器件的尺寸缩小器件的尺寸缩小二、二、 恒压律恒压律:（一）原理（一）原理:1. VDD保持常数保持常数2. 所有尺寸所有尺寸( W,L , tOX) S3. 衬底浓度提高衬底浓度提高S2倍倍200710数字集成电路设计 尚佳彬202.1 器件的尺寸缩小器件的尺

7、寸缩小S1( 二二 ) 恒压律的结果恒压律的结果:1. 源源/漏结耗尽层宽度的变化漏结耗尽层宽度的变化:2. 阈值电压的变化阈值电压的变化: 13. 器件工作电流的变化器件工作电流的变化: S4. 延时延时:5. 功耗功耗: S6. 其它其它: (见表格见表格)21S200710数字集成电路设计 尚佳彬212.1 器件的尺寸缩小器件的尺寸缩小(三三) 恒压律的优点与缺点恒压律的优点与缺点:优点优点: 1. 电源电压不变电源电压不变 2. 集成密度提高集成密度提高 S2 倍倍 3. 电路优值减小电路优值减小 S 倍倍问题问题: 1. 电流密度增加电流密度增加 S3 倍倍 2. 功耗增加功耗增加

8、S 倍倍 3. 功率密度增加功率密度增加 S3 倍倍 4. 沟道内电场增加沟道内电场增加 S 倍倍 5. 衬底浓度的增加使衬底浓度的增加使PN结寄生电容增加结寄生电容增加, 速度下降速度下降200710数字集成电路设计 尚佳彬222.1 器件的尺寸缩小器件的尺寸缩小S1U1三、一般化的尺寸缩小三、一般化的尺寸缩小:(一一) 原理原理:1. 器件尺寸缩小为器件尺寸缩小为2. 电源电压为电源电压为3. 掺杂浓度为掺杂浓度为US2200710数字集成电路设计 尚佳彬232.1 器件的尺寸缩小器件的尺寸缩小200710数字集成电路设计 尚佳彬242.1 器件的尺寸缩小器件的尺寸缩小(二二) 一般化尺寸

9、缩小（电源电压不随尺寸缩小比例降低）一般化尺寸缩小（电源电压不随尺寸缩小比例降低） 时的限制因素时的限制因素:1、受限于长期使用的可靠性、受限于长期使用的可靠性2、受限于载流子的极限速度、受限于载流子的极限速度3、受限于功耗、受限于功耗200710数字集成电路设计 尚佳彬252.1 器件的尺寸缩小器件的尺寸缩小200710数字集成电路设计 尚佳彬262.2 互连线的尺寸缩小互连线的尺寸缩小200710数字集成电路设计 尚佳彬272.2 互连线的尺寸缩小互连线的尺寸缩小200710数字集成电路设计 尚佳彬282.2 互连线的尺寸缩小互连线的尺寸缩小200710数字集成电路设计 尚佳彬292.2

10、互连线的尺寸缩小互连线的尺寸缩小一、互连线的理想尺寸缩小一、互连线的理想尺寸缩小1、要区分、要区分局部互连线局部互连线（SL=S1 ）、）、全局互连线全局互连线（ SL=SC 1 , SC 1200710数字集成电路设计 尚佳彬302.2 互连线的尺寸缩小互连线的尺寸缩小200710数字集成电路设计 尚佳彬312.2 互连线的尺寸缩小互连线的尺寸缩小二、互连线的恒电阻尺寸缩小二、互连线的恒电阻尺寸缩小互连线理想尺寸缩小存在的问题：互连线理想尺寸缩小存在的问题： 导线电阻迅速增加，局部连线延时不变，但导线电阻迅速增加，局部连线延时不变，但全局互连线全局互连线延时每年增加延时每年增加50 （当（当

11、S 2.15 及及SC = 0.94时），而门延时时），而门延时则年年减小。则年年减小。 恒电阻尺寸缩小：恒电阻尺寸缩小：导线宽度（导线宽度（W ）和节距（）和节距（ t ）按比例缩）按比例缩小时，小时，导线厚度（导线厚度（H）保持不变）保持不变。 恒电阻尺寸缩小的影响：使性能得到恒电阻尺寸缩小的影响：使性能得到改善改善，但使边缘和，但使边缘和线间电容（串扰）增加，为此引入一个线间电容（串扰）增加，为此引入一个附加的电容增大系数附加的电容增大系数：200710数字集成电路设计 尚佳彬322.2 互连线的尺寸缩小互连线的尺寸缩小200710数字集成电路设计 尚佳彬332.3 面向高性能和低功耗的

12、面向高性能和低功耗的CMOS 器件尺寸缩小器件尺寸缩小一、根据器件尺寸，在一、根据器件尺寸，在“性能性能”和和“可靠性可靠性”之间折中选之间折中选择电源电压。择电源电压。1、为改善性能（减小延时），应减小源漏电阻，、为改善性能（减小延时），应减小源漏电阻， 源漏源漏 结突变，结突变， 漏端电场漏端电场， 可靠性可靠性2、为达可靠性（、为达可靠性（CHC, 即沟道热电子），器件需增加串联即沟道热电子），器件需增加串联 电阻（电阻（ 如如LDD 即轻掺杂漏区）以支持在高电压下工作即轻掺杂漏区）以支持在高电压下工作, 性能性能 200710数字集成电路设计 尚佳彬342.3 面向高性能和低功耗的面向

13、高性能和低功耗的CMOS 器件尺寸缩小器件尺寸缩小200710数字集成电路设计 尚佳彬352.3 面向高性能和低功耗的面向高性能和低功耗的CMOS 器件尺寸缩小器件尺寸缩小二、满足二、满足“高性能高性能”或或“低功耗低功耗”条件下，降低电源电压条件下，降低电源电压（一）满足高性能条件下降低电源电压应注意：（一）满足高性能条件下降低电源电压应注意：1. 保证优化速度，同时保证可靠性保证优化速度，同时保证可靠性2. 需要优化栅氧及器件掺杂形态需要优化栅氧及器件掺杂形态3. 应优化光刻允差应优化光刻允差200710数字集成电路设计 尚佳彬362.3 面向高性能和低功耗的面向高性能和低功耗的CMOS

14、器件尺寸缩小器件尺寸缩小（二）满足低功耗条件下降低电源电压：（二）满足低功耗条件下降低电源电压：1. 降低电源电压以保证低功耗降低电源电压以保证低功耗2. 速度应不比高性能情况下差速度应不比高性能情况下差1.5 倍以上，倍以上，沟长和栅沟长和栅 氧也应随之缩小氧也应随之缩小3. 器件设计和器件设计和VT选择要保证漏电流可接受选择要保证漏电流可接受200710数字集成电路设计 尚佳彬372.3 面向高性能和低功耗的面向高性能和低功耗的CMOS 器件尺寸缩小器件尺寸缩小200710数字集成电路设计 尚佳彬382.3 面向高性能和低功耗的面向高性能和低功耗的CMOS 器件尺寸缩小器件尺寸缩小2007

15、10数字集成电路设计 尚佳彬392.3 面向高性能和低功耗的面向高性能和低功耗的CMOS 器件尺寸缩小器件尺寸缩小三、三、 在性能与功耗之间折中，应注意：在性能与功耗之间折中，应注意：1、VT应随电源电压下降而下降应随电源电压下降而下降, 使达到所希望的速度使达到所希望的速度,VT 使使 Ioff, 维持功耗维持功耗2、VT不按比例随电源电压下降而下降不按比例随电源电压下降而下降 为此可以：为此可以：()采用多种采用多种VT ()调整衬底或阱偏压调整衬底或阱偏压 ()改善次开启特性改善次开启特性 ()采用采用SOI3短沟效应（短沟效应（SCE）: 当当L时，时，VT ,维持功耗维持功耗 功率密

16、度功率密度200710数字集成电路设计 尚佳彬402.3 面向高性能和低功耗的面向高性能和低功耗的CMOS 器件尺寸缩小器件尺寸缩小四、关键的器件工艺技术：四、关键的器件工艺技术：200710数字集成电路设计 尚佳彬412.3 面向高性能和低功耗的面向高性能和低功耗的CMOS 器件尺寸缩小器件尺寸缩小（一）深亚微米器件技术：（一）深亚微米器件技术：1. Gate Stack Dual Workfunction Low Sheet Resistance No Boron Penetration Tight Dimentional Control2. Gate Dielectric Reduce

17、Thickness3. Source/Drain Shallow Extension Profile Optimization Low Sheet Resistance4. Shallow Trench Isolation (STI) Lithograph Limited Dimensions Thickness Independent of Size Low Capacitance No Extended 2-D Thermal Oxidation5. Non-uniform Channel Improve SCE Reduced Junction Capacitance200710数字集成

18、电路设计 尚佳彬422.3 面向高性能和低功耗的面向高性能和低功耗的CMOS 器件尺寸缩小器件尺寸缩小( 二二 ) 用于高性能的互连线技术用于高性能的互连线技术1. 采用分层互连线：采用分层互连线： 全局连线：保持对电阻的控制全局连线：保持对电阻的控制 局部连线：集成密度和低电容是关键局部连线：集成密度和低电容是关键2. 短线应随特征尺寸一起缩小，并增加布线通道短线应随特征尺寸一起缩小，并增加布线通道 （但功能块间的长线不能与其余尺寸一样缩小）（但功能块间的长线不能与其余尺寸一样缩小）3. 采用较好的工艺：采用较好的工艺： 优良的互连材料（铜）和绝缘材料（聚合物和空气）优良的互连材料（铜）和绝缘材料（聚合物和空气）4. 采用中继器（采用中继器（Repeater）5. 在芯片上提供去耦电容在芯片上提供去耦电容200710数字集成电路设计 尚佳彬432.3 面向高性能和低功耗的面向高性能和低功耗的CMOS 器件尺寸缩小器件尺寸