数字逻辑基础-第04章学习教案

1、数字逻辑数字逻辑(lu j)基础基础-第第04章章第一页，共21页。例：例： 设计一个设计一个8位移位寄存器，具有上述全部位移位寄存器，具有上述全部(qunb)功能。功能。 步骤步骤1 规划电路框架规划电路框架 若按整体设计电路，则规模大，难以进行：若按整体设计电路，则规模大，难以进行： 输入输入(shr)变量共变量共11个；个； 寄存器寄存器8个（状态代为码个（状态代为码8位，激励函数的变量将达到位，激励函数的变量将达到19个）。个）。现按位设计，最后级连成完整的电路。现按位设计，最后级连成完整的电路。 Fm：触发器及相关：触发器及相关(xinggun)电路；电路；clk：移位脉冲；：移位脉

2、冲；P ： 移位方向控制端，即移位方向控制端，即dir。d ： 待移位数据的第待移位数据的第m位，位，W： 待移位数据的加载脉冲，即待移位数据的加载脉冲，即load。Q ：第：第m位数据的输出端。位数据的输出端。 Fm 触发器及相关电路 Bi clk P W d Q BO Ai AO 第第m位位(m=70)的电路框架的电路框架： 当右移时，当右移时，Fm中的数据从中的数据从AO端送出，端送出，Ai端的数据进入触发器，此时端的数据进入触发器，此时BO、Bi端不用；端不用； 当左移时，当左移时，Fm中的数据从中的数据从BO端送出，端送出，Bi端的数据进入触发器，此时端的数据进入触发器，此时AO、A

3、i端不用。端不用。 第1页/共21页第二页，共21页。 F7AiA0BiQ7F1AiA0BiB0Q1F0AiBiB0Q0clkdirloadxySwitchLRclkPWd7clkPd1clkPd0WWdata_indata_out图示为用图示为用8个个Fm模块模块(m kui)级连成一个级连成一个8位移位寄存器。位移位寄存器。Switch是二路数据选择器：是二路数据选择器： 当当P=1时，时，R点接通，点接通，y取自取自Q0，x从从F7的的Ai端进入，构成右移链路；端进入，构成右移链路； 当当P=0时，时，L点接通，点接通，y取自取自Q7，x从从F0的的Bi端进入，构成左移链路。端进入，构成

4、左移链路。 以上分析表明，本例的重点是设计以上分析表明，本例的重点是设计(shj)Fm模块。模块。 第2页/共21页第三页，共21页。步骤步骤(bzhu)2 建立状态表和状建立状态表和状态图态图 触发器：触发器： 存储存储1位，选用位，选用1个个D触发器，触发器， 时钟为公共的时钟为公共的clk。 数据输出：直接从触发器的数据输出：直接从触发器的Q端输出。端输出。 数据加载：利用触发器的数据加载：利用触发器的RD和和SD 端，端， 并配以适当的控制并配以适当的控制(kngzh)逻辑。逻辑。 数据移位：组合逻辑数据移位：组合逻辑 P、Ai 、 Bi 和现态和现态Q为输入；为输入； AO 、BO为

5、输出。为输出。 Fm 触发器及相关电路 Bi clk P W d Q BO Ai AO 对对Fm模块模块(m kui) （见右图），规划如下：（见右图），规划如下：（1）Fm模块的数据加载设计：模块的数据加载设计：由由R-S触发器的激励方程，可求出其逻辑关系：触发器的激励方程，可求出其逻辑关系：DDRWdSWd电路见右图。电路见右图。DQQclkQRDSD 1 1Wd（2）Fm模块的数据移位设计：模块的数据移位设计：即要求出即要求出D触发器的激励。见下页。触发器的激励。见下页。接数据移位控制接数据移位控制数据加载数据加载控制部分控制部分第3页/共21页第四页，共21页。DQQ 1clkBoAo

6、BiAiPQRDSD 1 1Wd数据移位数据移位控制部分控制部分数据加载数据加载控制部分控制部分数据移位控制部分数据移位控制部分(b fen)的状态真值表：的状态真值表：功功能能输入、现态输入、现态P Ai Bi Q次态次态Qn+1激励激励D输出输出AOBO左左移移0 0 0 000 00 0 0 100 10 0 1 011 00 0 1 111 10 1 0 000 10 1 0 100 00 1 1 011 10 1 1 111 0右右移移1 0 0 0000 1 0 0 1001 1 0 1 0000 1 0 1 1001 1 1 0 0110 1 1 0 1111 1 1 1 011

7、0 1 1 1 1111 用卡诺图化简状态用卡诺图化简状态(zhungti)真值表，得：真值表，得：,iiOODPAPBAQBQ电路见上面的数据移位电路见上面的数据移位(y wi)控控制部分。制部分。第4页/共21页第五页，共21页。（3）切换电路）切换电路(dinl) Swtich 的设计的设计 由多路数据选择逻辑关系得：由多路数据选择逻辑关系得： 07ydir Qdir Q步骤步骤6 设计设计(shj)结果仿真结果仿真 （1） 用用MAX+plus创建创建(chungjin)Fm功能模块功能模块 绘出电路绘出电路 制作成用户功能模块制作成用户功能模块 第5页/共21页第六页，共21页。（2

8、） 调用调用(dioyng)功能模块实现完整电路功能模块实现完整电路 （3） 仿真仿真(fn zhn) 第6页/共21页第七页，共21页。定时器的功能定时器的功能 在收到外部的启动信号在收到外部的启动信号(xnho)时，立即开始计时；时，立即开始计时； 当达到指定的时间时，立即发出当达到指定的时间时，立即发出“时间到时间到” 信息。信息。定时定时(dn sh)原理原理 统计统计clk脉冲到来的个数，定时脉冲到来的个数，定时(dn sh)时间的长短与时间的长短与clk的个数成正比。的个数成正比。定时器的电路框架定时器的电路框架clk 工作时钟、计数器的计数脉冲。工作时钟、计数器的计数脉冲。Sta

9、rt 启动脉冲。上升沿将计数器清为启动脉冲。上升沿将计数器清为0，并启动计数，并启动计数data_in 二进制时间常数值。决定定时时间的长短。二进制时间常数值。决定定时时间的长短。load 时间常数加载脉冲。上升沿将数据时间常数加载脉冲。上升沿将数据 data_in 加载到锁存器。加载到锁存器。time_up “定时时间到定时时间到”输出。定时到跳为低电平；再次启动返回高电平。输出。定时到跳为低电平；再次启动返回高电平。 start clk time_up load data_in 数据锁存器 计数器 数值比较器 启动电路 第7页/共21页第八页，共21页。电路工作过程电路工作过程（1） 加载

10、时间常数到数据锁存器，决定定时时间的长短。加载时间常数到数据锁存器，决定定时时间的长短。 时间常数时间常数=定时时间定时时间clk的周期的周期（2）发出启动脉冲）发出启动脉冲start，激活启动电路从，激活启动电路从0开始开始(kish)计数。计数。（3）计数过程中，计数值与时间常数在数值比较器中比较，一旦相同，）计数过程中，计数值与时间常数在数值比较器中比较，一旦相同， time_up立即下跳，将使：立即下跳，将使： 令计数器停止计数，计数值被冻结在当前值上；令计数器停止计数，计数值被冻结在当前值上； 令启动电路进入等待状态。只有再次启动，才能激活定时。令启动电路进入等待状态。只有再次启动，

11、才能激活定时。若在定时中途加载时间常数，则立即按新的时间常数重新定时。若在定时中途加载时间常数，则立即按新的时间常数重新定时。 例例 用用MSI（中规模（中规模(gum)集成电路）实现一个集成电路）实现一个8位定时器，定时时间范围为位定时器，定时时间范围为 0255s。 （1） 芯片芯片(xn pin)选择选择 计数器。计数器。 选选4位二进制同步计数器位二进制同步计数器74HC163CLR1CLK23A4BVCCRCOQAQB16151413C5D67ENP8GNDQCQDENTLDN1211109第8页/共21页第九页，共21页。管脚功能管脚功能功能功能CLK计数时钟，上升沿有效计数时钟，

12、上升沿有效CLRN同步清零，在同步清零，在CLRN=0期间，期间，CLK的上升沿使计数值清为零的上升沿使计数值清为零ENPENP=1允许计数，允许计数，ENP=1停止计数停止计数ENTENT=1允许计数，允许计数，ENT=1停止计数，且禁止输出进位脉冲停止计数，且禁止输出进位脉冲D、C、B、A计数起始值输入计数起始值输入LDN起始值同步同步加载脉冲。在起始值同步同步加载脉冲。在LDN=0期间，期间，CLK的上升沿将的上升沿将DCBA值加载到计数器值加载到计数器QD、QC、QB、QA计数值输出计数值输出RCO进位位输出。当计数值为进位位输出。当计数值为1111时，时，RCO=1，其余值时其余值时

13、RCO=074HC163的管脚功能的管脚功能(gngnng)：8位数据锁存器位数据锁存器 选选74HC374。 D7D0：数据输入：数据输入(shr)端；端； CLK： 上升沿加载数据上升沿加载数据D7D0 Q7Q0：数据输出端：数据输出端 OEN： 0：允许数据输出；：允许数据输出； 1：禁止输出（输出端呈高阻态）：禁止输出（输出端呈高阻态）OEN1Q023D04D1VCCQ7D7D620191817D27D389Q310GNDD5D4Q4CLK14131211Q15Q616Q26Q515第9页/共21页第十页，共21页。 8位数值位数值(shz)比较器比较器 选选74HC688。 当两组输

14、入当两组输入P7P0和和Q7Q0上的数据相等时：上的数据相等时： 若若GN=0，则，则EQUALN=0； 若若GN=1，则，则EQUALN=1。 GN1P023Q04P1VCCEQUALNQ7P720191817Q27P389Q310GNDQ5P5Q4P414131211Q15Q616P26P615（2） 电路电路(dinl)构成构成 时间常数时间常数(sh jin chn sh)加载与锁加载与锁存部分存部分计数部分计数部分数值比较部分数值比较部分启动启动部分部分第10页/共21页第十一页，共21页。工作过程：工作过程： 8位二进制计数位二进制计数 两片两片74HC163级连级连 而成。而成。

15、 时间常数存储时间常数存储(cn ch) 由由74HC374存储存储(cn ch) ，存储，存储(cn ch)的数据与计数值不停的数据与计数值不停地比较地比较 计数值与时间常数比较计数值与时间常数比较 由由74HC688执行。执行。 第一组比较输入端接收计数值第一组比较输入端接收计数值Q7Q0； 第二组比较输入端接收时间常数第二组比较输入端接收时间常数P7P0。 一旦计数到达一旦计数到达Q7Q0=P7P0，EQUALN立即为立即为0 传到计数允许控制端传到计数允许控制端ENP，使计数停止，且冻结计数值；，使计数停止，且冻结计数值； 计数值被冻结，计数值被冻结，EQUALN继续保持为继续保持为0

16、。 启动启动 由启动电路向由启动电路向74HC163的的CLRN端发送一低电平，端发送一低电平，Q7Q0=0 Q7Q0P7P0，EQUALN=1，冻结被解除，冻结被解除 74HC163的计数得以允许。的计数得以允许。第11页/共21页第十二页，共21页。（3） 计数启动计数启动(qdng)脉冲产生电路的设计脉冲产生电路的设计 任务：任务： 接收启动输入信号接收启动输入信号 start ，上升，上升(shngshng)沿有沿有效；效； 输出计数器清输出计数器清0脉冲脉冲clrn 。 start =1 后后 第一个第一个clk上升上升(shngshng)沿使沿使 clrn 由由1变变0； 第二个第

17、二个clk上升上升(shngshng)沿使沿使 clrn 回到回到1。 按工作时序画出状态图按工作时序画出状态图 采用采用Mealy型电路。型电路。 需要需要3个状态，记为个状态，记为A、B、C。 A：等待：等待start上跳，有上跳转到上跳，有上跳转到B。 B：输出：输出0，下一，下一clk上跳时上跳时 start=0 转到转到A； start=1 转到转到C，待，待start = 0 再转到再转到A。 C：等待：等待start下跳，转到下跳，转到A，启动完成。，启动完成。 start clrn clk AB1/00/1C0/11/10/11/1D0/11/1start/clrn需两个触发器

18、，故有需两个触发器，故有4个状态。个状态。 D为无关状态；为无关状态；处理状态处理状态D：将其转移到：将其转移到A态或态或C态，以解决了电路挂起或输出错误态，以解决了电路挂起或输出错误(cuw)问题。问题。第12页/共21页第十三页，共21页。 由状态图得出由状态图得出(d ch)(d ch)状态表状态表 输入、现态输入、现态Start y1 y0次态次态y1n+1 y0n+1激励激励D1 D0输出输出clrn0 0 00 00 010 0 10 00 010 1 00 00 010 1 10 00 011 0 00 10 101 0 11 01 011 1 01 01 011 1 11 01

19、 01现现态态次态次态/ /输出输出Start=0Start=1AA / 1B / 0BA / 1C / 1CA / 1C / 1DA / 1C / 1编码编码(bin m)：A：00B：01C：10D：1110101010(5,6,7)Dmstart ystart yDstart y yclrny y化简化简第13页/共21页第十四页，共21页。（4） 画出全部电路画出全部电路(dinl) 用用MAX+plus的图形编辑器绘图。的图形编辑器绘图。 （5 ） 电路仿真电路仿真 第14页/共21页第十五页，共21页。（1） 无公共时钟控制信号无公共时钟控制信号 触发器的翻转借助于输入信号或电路中

20、的其它信号的改变来实现。触发器触发器的翻转借助于输入信号或电路中的其它信号的改变来实现。触发器的翻转又会导致电路中的有关信号改变。这种互为因果的关系如果处理不当，的翻转又会导致电路中的有关信号改变。这种互为因果的关系如果处理不当，就会使电路不能正常工作。就会使电路不能正常工作。（2）输入信号不允许同时变化。因控制翻转的输入信号来自不同的信号源，）输入信号不允许同时变化。因控制翻转的输入信号来自不同的信号源，不可能严格对齐。触发顺序不同会导致电路进入不同的状态。不可能严格对齐。触发顺序不同会导致电路进入不同的状态。异步时序逻辑的主要优点：异步时序逻辑的主要优点：（1）可灵活）可灵活(ln hu)

21、地为各触发器选择不同的翻转控制信号，电路得以地为各触发器选择不同的翻转控制信号，电路得以简化。简化。（2）任何时刻只需考虑输入信号中的一个有效，电路的描述简单。）任何时刻只需考虑输入信号中的一个有效，电路的描述简单。异步时序逻辑的分类：异步时序逻辑的分类： （1）电平型异步时序逻辑电路：触发器的翻转受触发信号的电平高低控）电平型异步时序逻辑电路：触发器的翻转受触发信号的电平高低控制，接收作用的时间长；制，接收作用的时间长； （2）脉冲型异步逻辑时序电路：触发器的翻转仅在触发信号的有关跳变）脉冲型异步逻辑时序电路：触发器的翻转仅在触发信号的有关跳变沿发生，接收作用的时间短，较易把握。沿发生，接收

22、作用的时间短，较易把握。 本节仅讨论脉冲异步时序逻辑电路的设计。本节仅讨论脉冲异步时序逻辑电路的设计。 异步时序逻辑异步时序逻辑(lu j)的特点：的特点：第15页/共21页第十六页，共21页。例例 采用采用(ciyng)T触发器，设计一个脉冲异步型模触发器，设计一个脉冲异步型模5计数器。计数器。 步骤步骤1 构建构建(u jin)电路框架电路框架 x： 计数输入脉冲，上升沿有效。计数输入脉冲，上升沿有效。 注：注： x并非所有触发器的时钟。并非所有触发器的时钟。 y2y1y0：计数值输出。：计数值输出。 Z： 进位输出。进位输出。x模5异步脉冲型计数器zy2y1y0步骤步骤2 作原始状态图作

23、原始状态图 5个状态，编码直接引用计数值。用个状态，编码直接引用计数值。用“”表示表示(biosh)信号的上升沿。信号的上升沿。 001000 x/z010011/0/0/0100/0第16页/共21页第十七页，共21页。步骤步骤(bzhu)3 列出激励函数、时钟函数和输出函数的参考真值表列出激励函数、时钟函数和输出函数的参考真值表 输入输入x现态现态y2 y1 y0次态次态y2n+1 y1n+1 y0n+1时钟与激励时钟与激励C2 T2 C1 T1 C0 T0输出输出Z0 0 00 0 10 0 1 100 0 10 1 00 1 1 1 100 1 00 1 10 0 0 1 100 1

24、11 0 0 1 1 1 1 1 101 0 00 0 0 1 1 0 0 参考参考(cnko)真值真值表：表：注意：注意： C2、 C1 、 C0： 时钟，也要求解；时钟，也要求解； y2n+1 y1n+1 y0n+1： 不求解，列出只为不求解，列出只为 方便确定方便确定(qudng)激励。激励。 如何推导出时钟与激励值？以表中第一行为例：如何推导出时钟与激励值？以表中第一行为例： 问题：当问题：当x =“”时，要从现态时，要从现态 000 转移到次态转移到次态 001 。 推导：根据推导：根据 T 触发器的特征触发器的特征 （1）要保持）要保持 y2n+1=0 ， 可选方案有：可选方案有：

25、 C2 = 0，T2 =； C2=“”，T2 = 0。 （2）要保持）要保持 y1n+1=0 ， 与（与（1）同理，）同理，选方案，方案选方案，方案备用。备用。 （3）要使）要使 y0n+1由由0 翻到翻到 1，只有一种只有一种方案方案 ：C0=“”，T0 =1。 选方案，方案选方案，方案备用。备用。第17页/共21页第十八页，共21页。步骤步骤4 求激励函数、时钟求激励函数、时钟(shzhng)函数和输出函数函数和输出函数 关键：找各触发器所需的时钟驱动源，原则如下：关键：找各触发器所需的时钟驱动源，原则如下： 找单一的信号找单一的信号(xnho)源提供时钟，尽量避免将几个信号源提供时钟，尽

26、量避免将几个信号(xnho)组合形成时组合形成时钟。钟。 注意触发的因果关系。不能把自己的时钟引发的跳变又作为自己的时钟注意触发的因果关系。不能把自己的时钟引发的跳变又作为自己的时钟 注意利用备选方案。注意利用备选方案。输入输入x现态现态y2 y1 y0次态次态y2n+1 y1n+1 y0n+1状态变化状态变化 时钟与激励时钟与激励C2 T2 C1 T1 C0 T0输出输出Z0 0 00 0 10 0 0 0 0 0 1 100 0 10 1 00 0 0 1 1 1 100 1 00 1 10 1 0 1 0 0 0 1 100 1 11 0 00 0 1 1 1 1 1 101 0 00 0 0 0 0 0 0 1 1 0 0 （1）为各时钟寻找信号源）为各时钟寻找信号源 C0：启用备选方案，改：启用备选方案，改 C0 =1 、T0= 为为 C0=、T0=0，使，使C0 与与x 一致一致(yzh)。 即：即： C0 =x C1：观察：观察 发现，令发现，令C1 = 满足触发要求（因满足触发要求（因“”不起触发作用）。不起触发作用）。 即：即： C1 = C2：启用备选方案，改：启用备选方案，改 C2 =1 、T2= 为为 C2=、T2=0，使，使C2 与与x 一致一致(yz