VLSICAD-2013习题课2

1、1?SSIC (Small Scale IC)：小规模集成电路：小规模集成电路MSIC (Medium Scale IC) ：中规模集成电路：中规模集成电路LSIC (Large Scale IC)：大规模集成电路：大规模集成电路VLSI (Very Large Scale IC)：超大规模集成电路：超大规模集成电路ULSI (Ultra Large Scale IC)：甚大规模集成电路：甚大规模集成电路GLSI (Giga Large Scale IC)：巨大（吉）规模集成电路：巨大（吉）规模集成电路RLSI (Ridiculously Large Scale IC)：超巨大规模集成电路。：

2、超巨大规模集成电路。集成度依次增加。集成度依次增加。 2IC的分类(四选一) 按电路规模规模分：SSI、MSI、LSI、VLSI、ULSI、GLSI、RLSI 按电路用途用途分： 通用IC和专用IC（ASIC，Applications Specific Integrated Circuit) 按电路性能性能分：数字IC和模拟IC 按制造方法方法分： 全定制ASIC（Full-custom ASIC ）、 半定制ASIC（Semi-custom ASIC ）、 可编程ASIC（Programmable ASIC） 3集成电路的设计过程集成电路的设计过程? ? 设计创意设计创意 + + 仿真验证仿

3、真验证集成电路芯片设计过程框架集成电路芯片设计过程框架是是功能要求功能要求行为设计（行为设计（VHDL）行为仿真行为仿真综合、优化综合、优化网表网表时序仿真时序仿真布局布线布局布线版图版图后仿真后仿真否否是是否否否否是是Sign off集成电路芯片设计过程框架集成电路芯片设计过程框架4567高层次综合高层次综合逻辑综合逻辑综合物理综合物理综合高层次描述高层次描述掩膜掩膜逻辑描述逻辑描述门级描述门级描述源文件源文件行为级仿真行为级仿真行为级综合行为级综合RTL仿真仿真RTL性能分析性能分析逻辑综合及可测性设计逻辑综合及可测性设计门级仿真门级仿真时序、功耗等分析时序、功耗等分析布布 图图模型模型V

4、LSI详细设计流程详细设计流程VLSI总体的设计流程总体的设计流程从设计综合看从设计综合看VLSI典型的设计流程典型的设计流程8集成电路设计流程 理想的设计流程理想的设计流程(自顶向下：TOP-DOWN）：逻辑和电路描述逻辑和电路描述系统性能编译器系统性能编译器系统性能指标系统性能指标性能和功能描述性能和功能描述逻辑和电路编译器逻辑和电路编译器几何版图描述几何版图描述版图编译器版图编译器制版及流片制版及流片统统一一数数据据库库硅编译器（硅编译器（silicon compiler ）:从从算法级或算法级或RTL级行为开始，直到级行为开始，直到得到掩膜版图得到掩膜版图真正实用的硅编译器仅限于少数真

5、正实用的硅编译器仅限于少数几种高度规则的集成电路，如门几种高度规则的集成电路，如门阵列、标准单元阵列等阵列、标准单元阵列等（1）系统功能设计）系统功能设计(behavioral structure design)(2)逻辑和电路设计逻辑和电路设计(logic and circuit structure design)(3)版图设计版图设计(physical structure design 9总体要求总体要求系统功能设计系统功能设计寄存器传输级寄存器传输级描述描述寄存器传输级寄存器传输级模拟与验证模拟与验证子系统子系统/功能块功能块综综 合合门级逻辑门级逻辑网表网表逻辑模拟逻辑模拟与验证与验证

6、电路模拟电路模拟与验证与验证版图生成版图生成逻辑图逻辑图电路图电路图系统功能设计系统功能设计逻辑设计逻辑设计电路设计电路设计10最终版图数据最终版图数据与测试向量与测试向量制版制版与工艺流片与工艺流片计算机辅助计算机辅助测试测试(ICCAT)生产定型生产定型工艺模拟工艺模拟版图几何设计规则和版图几何设计规则和电学规则检查电学规则检查网表一致性检网表一致性检查和后仿真查和后仿真版图设计版图设计实际的分层分级设计流程实际的分层分级设计流程11SOC和SOP、SIP SoC：System-on-Chip（片上系统）:把不同的功能模块集成到一个芯片。 SiP：System-in-Package（内封装

7、系统）:一个封装包含多个芯片。 SoP：System-on-Package（全集成封装系统）：利用薄膜技术把无源元件嵌入到封装中。12 全定制设计方法（全定制设计方法（Full custom design approach） 门阵列设计方法（门阵列设计方法（gate array(GA) design style） 标准单元设计方法（标准单元设计方法（Standard cell（SC） design method） 积木块设计方法（积木块设计方法（Building Block Layout(BBL)） 可编程逻辑器件设计方法可编程逻辑器件设计方法(programmable logic devic

8、e(PLD) 兼容设计方法兼容设计方法 各种设计方法的比较各种设计方法的比较 可测性设计技术可测性设计技术2集成电路设计方法集成电路设计方法13 设计技术全定制符号图积木块(BBL)标准单元掩膜编程PLA门阵列现场编程PLD和FPGA定制情况全定制全定制定制定制定制半定制要求IC生产商提供工艺文件及设计规则工艺文件BBL单元库标准单元库 PLA单元库门单元库PLD器件FPGA器件向IC生产商提供版图数据符号版图逻辑网表及测试向量逻辑网表及测试向量逻辑网表及测试向量逻辑网表及测试向量基片状况无无无无无有无基于单元情况基于BBL单元基于标准单元基于PLA单元基于门单元单元的几何形状任意形状的矩形等

9、高不等宽的矩形完全相同的矩形单元的电路属性可有子系统功能有单元电路功能无电路属性布线状况BBL布线 宽度可变的布线通道等宽的布线通道掩膜版数目(单层金属)全套全套全套全套全套12VLSI布图方法的比较布图方法的比较14设计技术全定制符号图积木块(BBL)标准单元掩膜编程PLA门阵列现场编程PLD功能/面积+ + 电路速度+ + 设计出错率+ + 重新设计的可能性 + +可测性 + +设计效率 + +适合批量105105104104102103103102VLSI布图方法的比较（续）布图方法的比较（续）不同设计技术的特点及适用情况的综合比较不同设计技术的特点及适用情况的综合比较（+：最高；：最高

10、；+：高；：高；-：中等；：中等；-：较低；：较低；-：最低）：最低）15 结构化的电路设计实际上就是模块化的电结构化的电路设计实际上就是模块化的电路设计，将一个复杂的整个系统分成可由数个路设计，将一个复杂的整个系统分成可由数个独立的模块系统，然后再将这些子系统组合成独立的模块系统，然后再将这些子系统组合成一个完整的系统。当一个复杂的系统被分成数一个完整的系统。当一个复杂的系统被分成数个子系统之后，若这些子系统依然有着相当高个子系统之后，若这些子系统依然有着相当高的复杂性，那么可以再将这些子系统分解成较的复杂性，那么可以再将这些子系统分解成较小子系统。这个方法可以持续下去直到这个子小子系统。这

11、个方法可以持续下去直到这个子系统已经无法再分割，或者再进行分割这个子系统已经无法再分割，或者再进行分割这个子系统已经无任何意义了，就可以停止。这样的系统已经无任何意义了，就可以停止。这样的设计方式不但可以减少设计的复杂性，而且比设计方式不但可以减少设计的复杂性，而且比较容易设计出一个功能正确的系统。较容易设计出一个功能正确的系统。 16 一、层次性；二、模块性；三、规则性；四、局部性一、层次性；二、模块性；三、规则性；四、局部性 一、一、（Hierarchy “分而治之分而治之”） 二、二、（modularity强调模块有明确定义的功能及强调模块有明确定义的功能及与其他模块良好的接口与其他模块

12、良好的接口） 三、三、(regularity大量模块，须有规则大量模块，须有规则) 四、四、(locality) 通过对模块接口的很好通过对模块接口的很好，可以有效地使该模块，可以有效地使该模块的内容变得对任何外部接口不再重要，可以将每个模的内容变得对任何外部接口不再重要，可以将每个模块看作一个黑盒子。设计时不关心模块内部的情况，块看作一个黑盒子。设计时不关心模块内部的情况，这样减少了模块表现的复杂性这样减少了模块表现的复杂性。五、五、 全定制设计中的往往需要手工参与。全定制设计中的往往需要手工参与。17逻辑综合过程 设计描述设计描述 设计编译：设计编译：对对RTL描述进行编译，并转换成适描述

13、进行编译，并转换成适于综合的中间数据结构。于综合的中间数据结构。3. 逻辑化简和优化逻辑化简和优化：完成：完成逻辑结构的生成与逻辑结构的生成与优化优化，满足系统逻辑功能的要求。，满足系统逻辑功能的要求。4. 利用给定的逻辑单元库进行利用给定的逻辑单元库进行，对生，对生成的逻辑网络进行元件配置，进而估算速成的逻辑网络进行元件配置，进而估算速度、面积、功耗，进行逻辑结构的度、面积、功耗，进行逻辑结构的性能优性能优化化 5. 得到逻辑网表得到逻辑网表18 工艺无关的优化（变换）主要有两个任务：工艺无关的优化（变换）主要有两个任务：逻辑分解与重构和逻辑分解与重构和逻辑（最小化）优化逻辑（最小化）优化。

14、通常对于从寄存器传输级描述语言中抽取出。通常对于从寄存器传输级描述语言中抽取出的逻辑，具有用户给定的、自然的多级逻辑网络形式。这个结构可的逻辑，具有用户给定的、自然的多级逻辑网络形式。这个结构可能并能并不是最佳结构不是最佳结构，因此需要对该结构进行分解（在某种结构评估，因此需要对该结构进行分解（在某种结构评估的基础上进行，以避免破坏初始的最佳结构），展开为二级逻辑网的基础上进行，以避免破坏初始的最佳结构），展开为二级逻辑网络形式。另一方面，某些逻辑（如控制逻辑）常用真值表、布尔方络形式。另一方面，某些逻辑（如控制逻辑）常用真值表、布尔方程等二级逻辑网络形式描述，它并不具有初始结构。当完成逻辑分

15、程等二级逻辑网络形式描述，它并不具有初始结构。当完成逻辑分解后，就需进行逻辑重构，以找出解后，就需进行逻辑重构，以找出最佳或近似最佳最佳或近似最佳的多级逻辑网络的多级逻辑网络结构。当完成逻辑重构后，即确定了多级网络结构。逻辑（最小化）结构。当完成逻辑重构后，即确定了多级网络结构。逻辑（最小化）优化则试图去优化变量函数、最小化变量个数并进一步改进结构。优化则试图去优化变量函数、最小化变量个数并进一步改进结构。逻辑优化的关键在于使用逻辑优化的关键在于使用不顾（不顾（ dont-care ）项）项。 在综合过程中进行的逻辑优化已使逻辑网络在综合过程中进行的逻辑优化已使逻辑网络没有冗余没有冗余( ir

16、redundant)，从而使得电路，从而使得电路100%可测，并相应地产生测试向量。可测，并相应地产生测试向量。这样，设计者可以在满足面积、速度等约束的情况下，完成可测试这样，设计者可以在满足面积、速度等约束的情况下，完成可测试设计。设计。Chapter 3 综合技术逻辑综合技术-19 当工艺无关的优化完成后，必须将优化结果映当工艺无关的优化完成后，必须将优化结果映射到电路上。同时要考虑面积最且满足射到电路上。同时要考虑面积最且满足关键路径关键路径（ critical path ）上的延迟。上的延迟。工艺映射工艺映射通过从特定的工艺库中选取各种类型的门通过从特定的工艺库中选取各种类型的门来完成

17、电路的综合。它并不改变逻辑网络（电路）来完成电路的综合。它并不改变逻辑网络（电路）的结构，也不改变关键路径上的级数，仅通过选取的结构，也不改变关键路径上的级数，仅通过选取实际设计的门来实现电路并满足各种约束。实际设计的门来实现电路并满足各种约束。20逻辑综合过程中的逻辑综合过程中的工艺映射工艺映射的概念。的概念。 在一定的逻辑单元在一定的逻辑单元工艺库工艺库和一定的和一定的约束约束下，下，根据电路的性质（如组合型或时序型）及采用的根据电路的性质（如组合型或时序型）及采用的结构（多层逻辑、结构（多层逻辑、PLD或或FPGA）作出具体的映）作出具体的映象，将象，将工艺无关工艺无关的描述转换成门级网

18、表或的描述转换成门级网表或PLD或或FPGA的执行文件。的执行文件。 21高级综合流程高级综合流程（其二）（其二）编译与转换编译与转换调度调度分配分配控制器控制器综合综合算法描述算法描述中间表示格式中间表示格式数据流数据流控制流控制流硬连逻辑硬连逻辑或微代码或微代码功能单元库反编译反编译数据通道数据通道直接用于直接用于有限状态有限状态机综合与机综合与逻辑综合逻辑综合的输入的输入结构描述结构描述用于文档管理或接逻用于文档管理或接逻辑综合工具的输入辑综合工具的输入高层次综合通常高层次综合通常包括编译与转换、包括编译与转换、调度、分配、控调度、分配、控制器综合、结果制器综合、结果的生成与反编译的生成

19、与反编译等部分。该结构等部分。该结构通常由一个通常由一个数据数据通路通路和一个和一个控制控制器器构成。构成。22 存储单元存储单元中的中的使能输入与控制器相连使能输入与控制器相连，以控制其读，以控制其读/写操作。写操作。互互连资源连资源包括连线、多路器和总线，其中的包括连线、多路器和总线，其中的选择输入与控制器相连选择输入与控制器相连，用于选择输入数据。用于选择输入数据。功能单元（FU）and输入输出FU输入输出存储单元寄存器输入输出使能内存单元地址线输出使能数据线互连资源多路器输入输出选择选择输入选择输出总线 功能单元是功能单元是数据通道中用于实现一种或多种操作类型的组合逻数据通道中用于实现

20、一种或多种操作类型的组合逻辑单元。实现多种操作类型的功能单元有辑单元。实现多种操作类型的功能单元有一个或多个与控制器相连一个或多个与控制器相连的选择输入，用于选择所要完成的操作类型。的选择输入，用于选择所要完成的操作类型。23数据通道综合所用硬件资源有哪些？控制器的实现方法有哪些？数据通道综合所用硬件资源有哪些？控制器的实现方法有哪些？ 数据通道是由功能单元、存储单元和互连资源等三类硬件模块构成的互连网络，用于实现数据的传输。控制器通常由硬连逻辑（hardwired logic ）或固件(firmware)构成，用于控制数据通路中数据的传输。这些模块互连并与控制器相连后，即完成了寄存器传输级设

21、计。 功能单元是功能单元是数据通道中用于实现一种或多种操作类型的组数据通道中用于实现一种或多种操作类型的组合逻辑单元。实现多种操作类型的功能单元有合逻辑单元。实现多种操作类型的功能单元有一个或多个与控一个或多个与控制器相连制器相连的选择输入，用于选择所要完成的操作类型。的选择输入，用于选择所要完成的操作类型。存储单元存储单元中的中的使能输入与控制器相连使能输入与控制器相连，以控制其读，以控制其读/写操作。写操作。互连资源互连资源包括连线、多路器和总线，其中的包括连线、多路器和总线，其中的选择输入与控制器选择输入与控制器相连相连，用于选择输入数据。，用于选择输入数据。 24对于下图所示的数据流图

22、，用对于下图所示的数据流图，用“尽早调度尽早调度”算法（算法（ASAP)和和“尽迟调尽迟调度度”算法（算法（ALAP）对其进行调度，硬件约束为）对其进行调度，硬件约束为加法器。加法器。+解：+25+26Chapter 3 VLSI综合技术综合技术物理（版图）综合技术物理（版图）综合技术 物 理 设 计 电 路 设 计 划 分 布 图 规 划 和 布 局 总 体 布 线 详 细 布 线 设 计 验 证在逻辑综合完成后，紧接着就进在逻辑综合完成后，紧接着就进行版图综合。行版图综合。版图综合系统与逻辑综合相衔接，版图综合系统与逻辑综合相衔接，将逻辑综合的结果作为版图综合将逻辑综合的结果作为版图综合的

23、输入数据。这些数据中含有由的输入数据。这些数据中含有由工艺库中单元组成的网络表信息工艺库中单元组成的网络表信息和需要满足的约束条件。其中包和需要满足的约束条件。其中包括：（括：（1）关键路径的延迟时间；）关键路径的延迟时间；（2）指定路径的延迟时间；（）指定路径的延迟时间；（3）芯片面积；（芯片面积；（4）功耗；（）功耗；（5）负）负载能力。载能力。27u 逻辑划分逻辑划分: 将逻辑电路划分成功能块将逻辑电路划分成功能块; 原则原则：功能块面积和：功能块面积和端子数满足要求，使功能块数目或总的外连接数最小端子数满足要求，使功能块数目或总的外连接数最小u 布局规划布局规划：根据电路网表、估计芯片

24、的：根据电路网表、估计芯片的大体大体面积和形状、各面积和形状、各功能块的功能块的大体大体形状面积、功能块的数目、输入形状面积、功能块的数目、输入/输出数目等，输出数目等，对设计的电路进行物理划分和预布局。先进行对设计的电路进行物理划分和预布局。先进行初始规划初始规划（initialize floorplan），产生输入），产生输入/输出行，单元区行以及布输出行，单元区行以及布线网格等，然后进行行调整、芯片面积调整、布线网格调整，线网格等，然后进行行调整、芯片面积调整、布线网格调整，并进行并进行预布局预布局，初步，初步确定确定各功能块的形状面积及相对位置、各功能块的形状面积及相对位置、I/O位置

25、以及芯片形状尺寸，而且可以从位置以及芯片形状尺寸，而且可以从总体上总体上考虑电源、考虑电源、地线、数据通道分布（地线、数据通道分布（datapath plan） u 布局布局：按电路功能、性能、几何要求，放置各部件：按电路功能、性能、几何要求，放置各部件; 目标目标：芯片面积最小、性能优化芯片面积最小、性能优化. 优劣判断标准优劣判断标准：连线总长度、布：连线总长度、布线均匀性线均匀性u 布线布线:满足工艺规则、布线层数限制、线宽、线间距限制和满足工艺规则、布线层数限制、线宽、线间距限制和各线网可靠绝缘等，根据电路的连接关系进行连线，各线网可靠绝缘等，根据电路的连接关系进行连线，100%连通，

26、使芯片面积最小连通，使芯片面积最小 28 布通率布通率100%布线面积最小布线面积最小布线总长度最小布线总长度最小通孔数少通孔数少 布线均匀布线均匀 29layout design flowlayout design flow30layout design flowlayout design flow31layout design flowlayout design flow32物理综合的输入？输出？物理综合的输入？输出？ 输入输入：A netlist of gates (or blocks) and their interconnections输出输出：A geometrical layou

27、t of the netlist within an area constraint 33举例说明集成电路布线长度估算方法有那些？举例说明集成电路布线长度估算方法有那些？ Semi-perimeter method（半周长方法）（半周长方法）Complete Graph（全图）（全图）Minimum Chain（最小链方法）（最小链方法）Source to Sink Connection（源（源-终端连接方法）终端连接方法）Steiner Tree Approximation（Steiner树方法）树方法）Minimum Spanning Tree（最小生成树方法）（最小生成树方法） 34 集

28、成电路布线长度估算方法集成电路布线长度估算方法 Semi-perimeter method（半周长方法），Complete Graph（全图），Minimum Chain（最小链方法），Source to Sink Connection（源-终端连接方法），Steiner Tree Approximation（Steiner树方法），Minimum Spanning Tree（最小生成树方法） Steiner point35 如图是一种评估集成电路连线长度的方法示意图，请说出这种如图是一种评估集成电路连线长度的方法示意图，请说出这种方法的名称？该图的连线长度是多少（单位）？图中小方格是方法的名

29、称？该图的连线长度是多少（单位）？图中小方格是边长为边长为1单位的正方形。单位的正方形。Minimum ChainMinimum Chain（最小链方法）。连线长度是（最小链方法）。连线长度是1414（单位）（单位） 36布线通道中轨道（track），主干（trunk），枝干（branch），曲干或狗腿（dogleg）。37布线通道中轨道（track），主干（trunk），枝干（branch），曲干或狗腿（dogleg）。38布局约束种类有哪些？布局约束种类有哪些？ Pre-placed constraintRange constraint(区域约束区域约束)Boundary constrai

30、ntAlignment(对准对准)Abutment(邻接邻接)Clustering Pre-placedRangeBoundaryAlignmentAbutmentClustering39集成电路布线时主要考虑哪些因素集成电路布线时主要考虑哪些因素？ 1端点数目（两端，多端网点）端点数目（两端，多端网点）Number of terminals (two-terminals vs. multi-terminal nets)2网线宽度（如电源线和地线，信号线线网）网线宽度（如电源线和地线，信号线线网）Net widths (power and ground vs. signal nets)3 Vi

31、a restrictions (stacked vs. conventional vias)4边界类型（规则的，不规则的）边界类型（规则的，不规则的）Boundary types (regular vs. irregular)5 布线层数的限制（布线层数的限制（2层，层，3层，多层）层，多层）Number of layers (two vs. three, more layers?)6 线网类型的限制（关键线网，非关键线网）线网类型的限制（关键线网，非关键线网）Net types (critical vs. non-critical nets) 40集成电路布线时输入、输出、目标？集成电路布线

32、时输入、输出、目标？ 输入：网表，关键线网的延迟，功能块的位置和引脚的位置输入：网表，关键线网的延迟，功能块的位置和引脚的位置Timing budget for critical nets，Location of blocks and location of pins输出：所有线网的几何版图输出：所有线网的几何版图Geometric layouts of all nets目标：总线长最短，通孔数最少，在不增加芯片面积的情况下目标：总线长最短，通孔数最少，在不增加芯片面积的情况下完成所有互连；完成所有互连；Minimizing the total wire length, the number

33、of vias, or just completing all connections without increasing the chip area；每一个线网满足延迟要求。每一个线网满足延迟要求。Each net meets its timing budget 41Cost components:O Area (channel width) min congestion in prev levels helpedO Wire delays timing minimization in previous levelsO Number of layers (less layers less

34、expensive)O Additional cost components: number of bends, vias 42Floorplanning versus PlacementFloorplanning versus Placement Both determines block positions to optimize the circuit performance. Floorplanning: Details like shapes of blocks, I/O pin positions, etc. are not yet fixed (blocks with flexi

35、ble shape are called soft blocks). Placement: Details like module shapes and I/O pin positions are fixed (blocks with no flexibility in shape are called hard blocks).43Chapter 3 综合技术综合技术物理（版图）综合技术物理（版图）综合技术Layout synthesis阶段阶段1:块布局块布局:只完成给定区域的单元安置只完成给定区域的单元安置.阶段阶段2：总体布线：总体布线:完成线网向各布线区域的分配完成线网向各布线区域的

36、分配工作，但线网在各布线区域的确切位置直到详细工作，但线网在各布线区域的确切位置直到详细布线完成后才确定布线完成后才确定. 阶段阶段3：详细布线：详细布线 分为三阶段：分为三阶段：44Chapter 3 综合技术综合技术物理（版图）综合技术物理（版图）综合技术45Chapter 3 综合技术综合技术物理（版图）综合技术物理（版图）综合技术Layout synthesis左图是：总体布线，右图是：详细布线左图是：总体布线，右图是：详细布线就是从整个布线设计的全局出发将所有线网合理地分就是从整个布线设计的全局出发将所有线网合理地分配到各布线通道中去，这一阶段仅仅确定线网各个部分属于哪配到各布线通道

37、中去，这一阶段仅仅确定线网各个部分属于哪个通道，但在通道中的具体位置并没有确定下来。个通道，但在通道中的具体位置并没有确定下来。：完成在每一个布线区的布线线段和通孔。：完成在每一个布线区的布线线段和通孔。46Chapter 3 综合技术综合技术物理（版图）综合技术物理（版图）综合技术Layout synthesis47可以把布线通道分为几类，名称是什么可以把布线通道分为几类，名称是什么？两种通道布线：一是普通（双边）通道布线，另一种是开关匣（四边）通道布线 channelswitchboxchannelswitchboxpins48布线循环约束和垂直（对准）约束？布线循环约束和垂直（对准）约束

38、？下图中1，2构成循环约束。1与2垂直对齐（准）构成垂直约束。49在给通道布线时，如果引脚存在垂直约束，且存在循在给通道布线时，如果引脚存在垂直约束，且存在循环回路，即所谓的循环约束，如图所示，能用左边布环回路，即所谓的循环约束，如图所示，能用左边布线方法布线吗？如能，请说明理由，并给予布线；如线方法布线吗？如能，请说明理由，并给予布线；如不能，请选择其他任一种布线方法给予布线。不能，请选择其他任一种布线方法给予布线。 不能。用狗腿布线方法布线，如图所示不能。用狗腿布线方法布线，如图所示 50布局规划用的布局规划用的“基本单元基本单元”、“元件元件”或或“块块”有哪有哪些？些？ Floorpl

39、anning uses the adders, registers, and FSMs as building blocks.如各种逻辑门、触发器、移位器、全加器等。如各种逻辑门、触发器、移位器、全加器等。 布线质量评价布线质量评价? ? 布通率布通率100%；布线面积最小；布线面积最小；布线总长度最小；布线总长度最小；通孔数少；通孔数少；布线均匀布线均匀 51 版图布局规划有可切割结构，不可切割结构，镶嵌结构版图布局规划有可切割结构，不可切割结构，镶嵌结构3种种 可切割结构可切割结构不可切割结构不可切割结构镶嵌结构镶嵌结构52Which of the floorplans below is

40、a slicing structure? Explain.BACDEFGHIJCant slice hereBACDEFGHIJCant slice hereNot a slicing structure.Not a slicing structure -cant even get started.53Rearrange the blocks in this floorplan as little as possible to make it a slicing structure.ABCDEEFor example54在不同的集成电路版图设计方法中，用于布线的通道环境在不同的集成电路版图设计

41、方法中，用于布线的通道环境是不一样的是不一样的 (是怎样的？是怎样的？)55在不同的集成电路版图设计方法中，用于布线的通道环境在不同的集成电路版图设计方法中，用于布线的通道环境是不一样的是不一样的 feedthroughfailed net56VLSIVLSI模拟退火技术的思想及与金属退火方法的类比模拟退火技术的思想及与金属退火方法的类比 57曲干布线（或狗腿布线）与传统的左边算法曲干布线（或狗腿布线）与传统的左边算法相比有什么优点？相比有什么优点？ 曲干布线（或狗腿布线）是在左边算法的基础上针对曲干布线（或狗腿布线）是在左边算法的基础上针对多点布线多点布线网网布线提出的一种改进算法。布线提出

42、的一种改进算法。改进之处是引入了子线网的概念，改进之处是引入了子线网的概念，即一条多点线网的任何两个相邻的接点可定义成一条子线网的即一条多点线网的任何两个相邻的接点可定义成一条子线网的接点，因而一条接点，因而一条m个接点的线网可定义成个接点的线网可定义成m-1条子线网。在子线条子线网。在子线网的基础上运用左边算法，一方面在很多情况下可以缩短垂直网的基础上运用左边算法，一方面在很多情况下可以缩短垂直约束中最大链的长度，另一方面可减少垂直约束产生回路的可约束中最大链的长度，另一方面可减少垂直约束产生回路的可能性。因而用曲干算法布线后，水平轨道可望减少，布线效果能性。因而用曲干算法布线后，水平轨道可

43、望减少，布线效果会更加提高。当然，曲干布线的结果会使得通孔数有所增加。会更加提高。当然，曲干布线的结果会使得通孔数有所增加。 每个线网只允许占一条水平每个线网只允许占一条水平轨道轨道58集成电路布线中集成电路布线中Dogleg（狗腿或曲干）是如何定义的，请画图（狗腿或曲干）是如何定义的，请画图表示。加表示。加Dogleg（狗腿或曲干）的目的是什么？仅是为了解决（狗腿或曲干）的目的是什么？仅是为了解决垂直（循环）约束吗？请说明。垂直（循环）约束吗？请说明。答：一条多点线网的任何两个相邻的接点可定义成一条子线网答：一条多点线网的任何两个相邻的接点可定义成一条子线网的接点，通过加狗腿可使一个线网占有

44、多余一个的轨道的接点，通过加狗腿可使一个线网占有多余一个的轨道(如下图如下图所示，网点所示，网点2占了占了2个轨道个轨道)。加狗腿不但可以解决垂直（循环）。加狗腿不但可以解决垂直（循环）约束，也用于减少布线通道的高度，节省面积。约束，也用于减少布线通道的高度，节省面积。 59Maze routingMaze routing（迷宫（或李（迷宫（或李(Lee)(Lee)氏）布线法）？氏）布线法）？ 迷宫（或李迷宫（或李(Lee)氏）布线法是一种基于网格扩散的方法，对氏）布线法是一种基于网格扩散的方法，对两个端子两个端子之间的连接，从一端出发，在相邻网络搜寻，直到遇之间的连接，从一端出发，在相邻网络

45、搜寻，直到遇到另一端子或网格被阻塞。一种利用到另一端子或网格被阻塞。一种利用波传播原理波传播原理依次向邻近点依次向邻近点探索的一种广探方法探索的一种广探方法具有饶障能力强，互连路径短，适应性好等特点。尤其在解决具有饶障能力强，互连路径短，适应性好等特点。尤其在解决两点间的互连问题时，只要两点间的互连问题时，只要两点间两点间存在着存在着曼哈顿曼哈顿路径，则无论路径，则无论之间的障碍多么复杂，它都能找到其中之间的障碍多么复杂，它都能找到其中最短最短的一条路径。缺点：的一条路径。缺点：占内存大，机时长。占内存大，机时长。 60Maze routing（迷宫（或李（迷宫（或李(Lee)氏）布线氏）布线

46、 61For the channel shown below(dotted line show vertically aligned pins):AAABBGGGDDEEFFFCCa)Can this channel be routed using the left-edge algorithm? This channel cannot be routed using the left edge algorithm because pins C and F are vertically aligned making it impossible to route the channel with

47、 single horizontal track. Doglegging is required to successfully route this channel.62B) Route the channel.AAABBGGGDDEEFFFCC63Use the Rivest-fiduccia method to route this channel.AAABBGGGDDEEFFFCCHHHHStep 1 -net A and B, rule 5: see above figure.Step 2 - rule 4 on nets A and B: see figure below.64AA

48、ABBGGGDDEEFFFCCHHHHAAABBGGGDDEEFFFCCHHHHStep3-rule 5 on nets G and D:65AAABBGGGDDEEFFFCCHHHHStep 4: rule 5 on net H:AAABBGGGDDEEFFFCCHHHHStep 5: rule 2 on nets A and H:66AAABBGGGDDEEFFFCCHHHHStep 6: rule 5 on nets C and F, rule 4 on H:AAABBGGGDDEEFFFCCHHHHStep 7: connect and terminate nets B and D,

49、rule 4 on C:67AAABBGGGDDEEFFFCCHHHHStep 8: connect G and H:AAABBGGGDDEEFFFCCHHHHStep 9: rule 4 on C, E, G, and H, connect F:68AAABBGGGDDEEFFFCCHHHHStep 10: connect and terminate E and G, rule 4 on H :AAABBGGGDDEEFFFCCHHHHStep 11: rule 4 on A, C, F :69AAABBGGGDDEEFFFCCHHHHStep 12: connect and termina

50、te A, rule 4 on C, F :AAABBGGGDDEEFFFCCHHHHStep 13: connect and terminate C and F :70Determine a routing for these two channels using the minimum number of doglegs and the minimum number of tracks. The dashed lines denote available tracks.cabbadcad71用贪婪算法对下列通道布线。用贪婪算法对下列通道布线。 72Greedy Router: Rivest

51、 and Fiduccia 73Pins with the same name in the floorplan below are on the same net. Design a global route, equalizing channel utilization and wire lengths. ABCDEFi1i1i2i2O9o9aaabbbO9i5i5i3i3i3cdbfeci4i5di6eo8o7o6o8o7o5o4o3i6o6o5o4o1o2o4i4f74ABCDEFi1i1i2i2O9o9aaabbbO9i5i5i3i3i3cdbfeci4i5di6eo8o7o6o8o

52、7o5o4o3i6o6o5o4o1o2o3i4f75Can the floorplan below be routed with planar power and ground net? If so, give a routing. If not, explain why.VDDVDDVDDVDDVDDVDDVDDVDDVSSVSSVSSVSSVSSVSSVSSVSSVSSVSSVDDVDD Yes, This floorplan can be routed. This bifurcation lines on the cells show that VDD is always on the

53、left side of the cell. 76VDDVSSVDDVSSVSSVDDVDDVSSVDDVSSVDDVSSVDDVSSVDDVSSDoes this floorplan have a single-layer planar VDD/VSS wiring? Explain.Yes , as shown.77电路模拟电路模拟? 根据电路的拓扑结构和元件参数将电路问题转换根据电路的拓扑结构和元件参数将电路问题转换成适当的数学方程并求解，根据计算结果检验电路成适当的数学方程并求解，根据计算结果检验电路设计的正确性设计的正确性 模拟对象：元件模拟对象：元件优点：优点：不需实际元件、可作各

54、种模拟甚至破坏性不需实际元件、可作各种模拟甚至破坏性模拟模拟78电路模拟在集成电路设计中起的作用电路模拟在集成电路设计中起的作用?用于版图设计用于版图设计前前的电路设计，保证电路正确的电路设计，保证电路正确(包包括电路结构和元件参数括电路结构和元件参数)可用于版图设计之可用于版图设计之后后的的“后仿真后仿真”：考虑了寄：考虑了寄生参数，由电路模拟预测电路性能生参数，由电路模拟预测电路性能对有单元库支持的设计：对有单元库支持的设计：单元事先经过电路模单元事先经过电路模拟拟，精心设计了相应的电路结构和元件参数。，精心设计了相应的电路结构和元件参数。对无单元库支持的全定制设计：由底向上，首对无单元库

55、支持的全定制设计：由底向上，首先对单元门电路进行电路设计、先对单元门电路进行电路设计、电路模拟电路模拟，依，依此进行版图设计，直至整个电路。此进行版图设计，直至整个电路。79电路模拟中，对大型电路应采取哪些改善措施？电路模拟中，对大型电路应采取哪些改善措施？ 如果电路比较复杂，电路规摸很大，摸拟时间将很长，改善的方法有：（1）电路分块分析，）电路分块分析，（2）电路中不活动状态的利用，在对电路进行时序分析）电路中不活动状态的利用，在对电路进行时序分析时，对处于不活动状态的子电路的方程组，可以不时，对处于不活动状态的子电路的方程组，可以不必进行迭代计算。必进行迭代计算。（3）利用求解电路方程组时

56、矩阵的稀疏性，采用稀疏矩）利用求解电路方程组时矩阵的稀疏性，采用稀疏矩阵的方法，减少运算时间，提高运算速度。阵的方法，减少运算时间，提高运算速度。（4）采用波形松驰法、逐点松驰法等算法，应用于）采用波形松驰法、逐点松驰法等算法，应用于MOS集成电路的时域分析。集成电路的时域分析。 80PSpice的电路模拟的电路模拟分析过程（*）调用OrCAD/Capture软件新建设计项目（Project）配置元器件库进入设计项目管理窗口启动电路编辑模块完成仿真电原理图绘制用Pspice命令菜单生成Simulation Profile用Pspice命令菜单或工具条放置波形观测点放置输出标志符（在Specia

57、l库中）启动Pspice分析命令在Probe窗口分析波形（在OUTPUT文件观测输出标志符处数据）(观测探针)81PSpicePSpice电路模拟分析功能种类有哪些？电路模拟分析功能种类有哪些？ 8种基本的电路特性分析类型？种基本的电路特性分析类型？82PSpice应用中最重要的一个概念应用中最重要的一个概念Simulation Profile(模拟类型分组)PSpicePSpice中的各种分析功能类型分为和两类。基本分析功能类型基本分析功能类型分为4 4组，对应4 4种分析类型(Analysis type) ：Bias PointsBias Points：基本偏置点分析：基本偏置点分析DC

58、Sweep DC Sweep ：直流分析：直流分析AC Sweep/Noise AC Sweep/Noise ：交流：交流/噪声分析噪声分析Time Domain Time Domain ：时域：时域(瞬态瞬态)分析分析83Simulation Profile(模拟类型分组模拟类型分组)及每组包括的分析功能类型及每组包括的分析功能类型基基 本本 分分 析析 功功 能能84直流工作点分析直流工作点分析(Bias Point Detail)？计算电路的直流工作状态，计算电路的直流工作状态，并给出非线性器件的工作点和线性化参数。并给出非线性器件的工作点和线性化参数。直流传输特性分析直流传输特性分析(

59、TF：Transfer Function)？将电路在直流工将电路在直流工作点处作线性化处理，计算下述作点处作线性化处理，计算下述3个参数：个参数： 输出端和输入端直流电压之比输出端和输入端直流电压之比 输入电阻输入电阻 输出电阻输出电阻直流灵敏度分析直流灵敏度分析(DC Sensitivity)？分析节点直流电压对电阻、分析节点直流电压对电阻、独立源、控制开关、二极管、双极晶体管参数的灵敏度。独立源、控制开关、二极管、双极晶体管参数的灵敏度。直流特性扫描分析（直流特性扫描分析（DC Sweep）？输入加扫描电压或电流，求？输入加扫描电压或电流，求输出和其他节点（元件连接处）电压或支路电流；输出

60、和其他节点（元件连接处）电压或支路电流； 交流小信号频率特性分析交流小信号频率特性分析(AC Sweep)？在电路直流工作点处建在电路直流工作点处建立交流小信号等效电路，使输入交流信号频率在一定范围变化，立交流小信号等效电路，使输入交流信号频率在一定范围变化，计算输出交流信号的变化。计算输出交流信号的变化。瞬态特性分析瞬态特性分析(TRAN)？在给定输入激励信号作用下，计算电在给定输入激励信号作用下，计算电路输出端的瞬态响应（时域暂态分析）。路输出端的瞬态响应（时域暂态分析）。85PSpice仿真类型86参数扫描（温度特性、参数扫描）分析作用参数扫描（温度特性、参数扫描）分析作用？鉴别出电路设