数字集成电路设计基础

1、第四章第四章 数字集成电路设计基础数字集成电路设计基础 第四章第四章 数字集成电路设计基础数字集成电路设计基础 4.1 MOS开关及开关及CMOS传输门传输门4.2 CMOS反相器反相器 4.3 全互补全互补CMOS集成门电路集成门电路 4.4 改进的改进的CMOS逻辑电路逻辑电路 4.5 移位寄存器、移位寄存器、 锁存器、锁存器、 触发器、触发器、 I/O单元单元 第四章第四章 数字集成电路设计基础数字集成电路设计基础 4.1 MOS开关及开关及CMOS传输门传输门 4.1.1 单管MOS开关 1. NMOS单管开关 NMOS单管开关电路如图 4 - 1(a)所示， 图中CL为负载电容， U

2、G为栅电压， 设“1”表示UG=UDD， “0”表示UG=0(接地)。第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 1 NMOS单管开关(a) 电路； (b) 等效开关； (c) 传输特性UiUoCLUG(a)UiUo00 (理想0)11 (非理想1)(b)110UG(c)011Uo/(UG UTH)UG UTHUi / (UG UTH)第四章第四章 数字集成电路设计基础数字集成电路设计基础 (1) 当UG=“0”(接地)时， NMOS管截止(开关断开)， 输出Uo=0。 (2) 当UG=“1”(UDD)时， NMOS管导通(开关合上)， 此时视Ui的大小分两种情况： U

3、iUG-UTH， 输入端沟道被夹断， 此时若Uo初始值小于(UG-UTH)， 则输出端沟道存在， NMOS管导通， 沟道电流对CL充电， Uo上升。但随着Uo上升， 沟道电流逐渐减小， 当Uo升至(UG-UTH)时， 输出端沟道也被夹断， 导致NMOS管截止， 从而使输出电压Uo维持在(UG-UTH)不变。 若此时Ui=UG=UDD， 则输出电压Uo为 Uo=UG-UTH=Ui-UTH=UDD-UTH (4 - 1)第四章第四章 数字集成电路设计基础数字集成电路设计基础 2. PMOS单管开关 PMOS单管开关电路如图 4 - 2(a)所示， 其衬底接UDD。 (1) 当UG=“”(接UDD，

4、 高电平)时， PMOS管截止， 开关断开， Uo=0。 (2) 当UG=“0”(接地， 低电平)时， PMOS管导通， 视Ui的大小不同， 也分两种情况： Ui=“1”(UDD)时， 输入端沟道开启导通， 电流给CL充电， Uo上升， 输出端沟道也开启， 开关整个接通， 有Uo=Ui=“1”第四章第四章 数字集成电路设计基础数字集成电路设计基础 Ui=“0”(低电平)时， 输入端沟道被夹断， 此时要维持沟道导通， 则输出端沟道开启， 输出电压Uo必须比UG高一个PMOS管的阈值电压|UTHP|。 因此， 当传输输入为0的信号时， 输出同样存在所谓的“阈值损失”， 如图4 - 2(b)所示，

5、即 Uo=|UTHP| (4 - 2)第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 2 PMOS单管开关(a) 电路； (b) 等效开关UiUoUG(a)Ui0011(b)UDDUG“1”00Uo0(非理想0)(理想1)实际比零高|UTHP|第四章第四章 数字集成电路设计基础数字集成电路设计基础 结论是： 当开关控制电压(UG)使MOS管导通时， NMOS、 PMOS传输信号均存在阈值损失， 只不过NMOS发生在传输高电平时， 而PMOS发生在传输低电平时。 图4 - 3给出了阈值损失的波形示意图。第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 3 阈

6、值损失波形示意图 UGUiNMOSUoPMOSUoUDDUDD00UDDUDDUDD(UDD UTH)(UDD UTH)|UTHP|0第四章第四章 数字集成电路设计基础数字集成电路设计基础 4.1.2 CMOS传输门 根据NMOS和PMOS单管开关的特性， 将其组合在一起形成一个互补的CMOS传输门， 这是一个没有阈值损失的理想开关。 1. CMOS传输门电路 CMOS传输门电路如图 4 - 4所示， NMOS管和PMOS管的源极、 漏极接在一起， NMOS衬底接地， PMOS衬底接UDD(保证了沟道与衬底之间有反偏的PN结隔离)， 二者的栅极控制电压反相， 即UGP= 。GNU第四章第四章

7、数字集成电路设计基础数字集成电路设计基础 图 4 - 4 传输门电路及栅极控制电压波形 UiUoUGPUGNUDDUGNUGPCL第四章第四章 数字集成电路设计基础数字集成电路设计基础 2. CMOS传输门的直流传输特性 CMOS传输门的直流传输特性如图 4 - 5所示， 它不存在阈值损失问题， 其理由说明如下： (1) 当UGN=“0”， UGP=“1”时， N管、 P管均截止， Uo=0。 (2) 当UGN=“1”, UGP=“0”时， Ui由“0”升高到“1”的过程分为以下三个阶段(分析中， 设“1”为UDD=5，“0”为接地(0 V）， UTHN=|UTHP|=0.9 V):第四章第四

8、章 数字集成电路设计基础数字集成电路设计基础 图 4 - 5 CMOS传输门直流传输特性 12345012345UoN管通双管导通P管通UiUGN5 VUGP0 VUTHN |UTHP|0.9 V第四章第四章 数字集成电路设计基础数字集成电路设计基础 Ui较小， 有 UGN-UiUTHN N管导通 |UGP-Ui|UTHN N管导通 |UGP-Ui|UTHP| P管导通 双管导通区 此时， N管、 P管共同向CL充电， 仍使Uo=Ui。第四章第四章 数字集成电路设计基础数字集成电路设计基础 Ui再升高， 接近“1”时， 有 UGN-Ui|UTHP| P管导通 P管导通区 第四章第四章 数字集成

9、电路设计基础数字集成电路设计基础 3. CMOS传输门的设计 为保证导电沟道与衬底的隔离(PN结反偏)， N管的衬底必须接地， P管的衬底必须接电源(UDD)。 沟道电流ID与管子的宽长比(W/L)成正比， 为使传输速度快， 要求ID大些， 沟道长度L取决于硅栅多晶硅条的宽度， 视工艺而定。 一般L取工艺最小宽度(2）， 那么， 要使ID大， 就要将沟道宽度W设计得大一些。第四章第四章 数字集成电路设计基础数字集成电路设计基础 4.2 CMOS反相器反相器 4.2.1 反相器电路 图 4 - 6 给出了一些反相器电路。 其中图4 - 6(a)为电阻负载反相器， 在集成电路中， 这种反相器一般不

10、被采用。 图4 - 6(b)为增强型NMOS做负载的反相器(称之为E/E电路)， 为使负载管导通， 其栅极接UDD， 2管相当于共栅组态， 等效负载电阻很小(1/gm2), 增益很小，而且为保证沟道与衬底隔离， 衬底要接到全电路的最低电位点(地)， 第四章第四章 数字集成电路设计基础数字集成电路设计基础 因此V2管(也称上拉管)存在背栅效应(体效应)。 此电路当Ui=0 时， 1管截止， 输出为高电平; 而当Ui=1 时， V1管导通， 输出为低电平。 图 4 - 6(c)所示电路用耗尽型NMOS做负载管(称为E/D 电路)， 其栅、 源极之间短路， UGS2=0, 等效负载约为rds2， 阻

11、值较大， 增益也较大， 而且V2管同样存在背栅效应。 图 4 - 6(d)所示电路为CMOS反相器， P管衬底接UDD, N管衬底接地， 栅极与各自的源极相连， 消除了背栅效应， 而且P管与N管轮流导通截止， 输出不是0就是UDD， 不像图 4 - 6(b), (c)所示电路， 两管导通存在分压问题， 故图4 - 6(b)、 (c)电路称为“有比电路”， 而CMOS反相器称为“无比电路”。第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 6 反相器电路(a) 电阻负载反相器； (b) 用增强型NMOS做负载的E/E反相器；(c) 用耗尽型NMOS做负载的E/D反相器； (d)

12、 CMOS反相器UiUoRpUDDUiUDDUoUiUDDUoV2V1V2V1UiUDDUoV2V1(a)(d )(b)(c)第四章第四章 数字集成电路设计基础数字集成电路设计基础 4.2.2 CMOS反相器功耗 1. 静态功耗PS 当Ui=0 时， V1截止， V2导通， Uo=UDD(“1”状态)。 当Ui=UDD(“1”)时， V1导通， V2截止， Uo=0(“0”状态)。 因此， 无论Ui是“0”或“1”， 总有一个管子是截止的， ID=0, 故静态功耗 PS=IDUDD=0 (4 - 3)第四章第四章 数字集成电路设计基础数字集成电路设计基础 2. 动态功耗(瞬态功耗)PD 1)

13、对负载电容CL充放电的动态功耗PD1交流开关功耗 如图 4 - 7所示， 设输入信号Ui为理想方波。 当Ui由“0”“1”时， 输出电压Uo由“1”“0”, V1导通， V2截止， IDN使CL放电(反充电)， Uo下降。 反之, Ui由“1”“0”时，输出电压Uo由“0”“1”， V1截止， V2导通， IDP给CL充电， Uo上升。 因此， 在输入信号变化的一段时间内， 管子存在电流和电压， 故有功率损耗。第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 7 Ui为理想方波时的反相器动态功耗 (a) 电路； (b) CL充放电电流电压波形UiUDDOUoOiDOTcT1T

14、2UDDiDPiDNtttUiUoCLUDDiDPiDNV2V1(a)(b)UiUDDOUoOiDOTcT1T2UDDiDPiDNtttUiUoCLUDDiDPiDNV2V1(a)(b)第四章第四章 数字集成电路设计基础数字集成电路设计基础 2) 一周内CL充放电使管子产生的平均功耗 12001)()(1TTDSNDNDSPDPcDdtUidtUiTP (4 - 4) 式中Tc为输入信号周期。第四章第四章 数字集成电路设计基础数字集成电路设计基础 故 oDSNoDDDSPoLDNDPUUUUUdtdUCii21)()()(DDcLDDOLOHcLUUUUooDDoDDocLDUfCUUUfCd

15、UUUUdUUTCPOLOHOHOL(4 - 5a) (4 - 5b) 第四章第四章 数字集成电路设计基础数字集成电路设计基础 3) Ui为非理想阶跃波形时引入的动态功耗PD2直流开关功耗如图 4 - 8 所示， 当输入信号不是理想阶跃变化时， 我们来分析一下反相器中管子的工作状态。第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 8 Ui为非理想阶跃变化时的管子工作状态 Ui UDD UDD |UTHP| UTHNOIDNIDPIDMO UTHPt1t2t3t4tt第四章第四章 数字集成电路设计基础数字集成电路设计基础 对NMOS管， UGSN=Ui, 则: (1) 当UG

16、SN=UiUTHN时， NMOS导通。 对PMOS管， UGSP=Ui-UDD, 则: (1) 当|UGSP|=|Ui-UDD|UTHP|时， PMOS管导通。第四章第四章 数字集成电路设计基础数字集成电路设计基础 因此， 在t1t2， t3t4时间段内， NMOS管和PMOS管同时导通， iDN=iDP0, UDSN、 UDSP 也不为0， 产生瞬态功耗PD2， 该电流贯穿NMOS管和PMOS。 设电流峰值为IDM， 其平均电流近似为IDM/2, 那么， 电源供给的平均功率(也就是管子消耗的平均功率)为)(2122121432frcDDDMttttDDDMDDDMcDttfUIdtUIdtU

17、ITP (4 - 6) 第四章第四章 数字集成电路设计基础数字集成电路设计基础 式中： tr=t2-t1Ui的上升时间； tf=t4-t3Ui的下降时间。22)(2)(2THPDDPoxpTHNDDNoxnDMUULWCUULWCI总的反相器功耗 PD=PD1+PD2 (4 - 7) 由以上分析可得结论： 要降低功耗， 必须要按比例减小管子的尺寸(CL减小)， 特别是减小供电电压UDD。第四章第四章 数字集成电路设计基础数字集成电路设计基础 4.2.3 CMOS反相器的直流传输特性 随着Ui由小变大(0UDD)， 反相器的工作状态可分为5个阶段来描述， 如图 4 - 9 所示。第四章第四章 数

18、字集成电路设计基础数字集成电路设计基础 图 4 - 9 反相器的直流传输特性 (a) 电路； (b) 直流传输特性N管恒流导通,UoABUDDN管载止,P管导通P管线性导通01OUTHNUiTC1N管、P管同时恒流导通1N管线性导通,P管恒流导通DEFUDDUDD |UTHP|UiUiUo(a)UDD(b)第四章第四章 数字集成电路设计基础数字集成电路设计基础 1. AB段 在AB段， 0UiUTHN, IDN=0, N管截止， P管非恒流(饱和)导通， 有 Uo=UOH=UDD (4 - 8) 2. BC段 UTHNUiUo+|UTHP| (4 - 9a)即 UGDP=|Ui-Uo|UTHP

19、| (4 - 9b)第四章第四章 数字集成电路设计基础数字集成电路设计基础 3. CD段 当Ui进一步增大， 且满足 Uo+|UTHP|UiUo+UTHN (4 - 10) N管和P管的电流相等， 根据电流方程：22)(2)(2THPGSPNoxpDPTHNGSNNoxnDNUULWCIUULWCI(4 - 11a) (4 - 11b) 第四章第四章 数字集成电路设计基础数字集成电路设计基础 令 PoxpPNoxnNLWCLWC (N管的导电因子) (4 - 12a) (P管的导电因子) (4 - 12b)则 DPDNTPDDiPDPTHNiNDNIIUUUIUUI22)(2)(2(4 - 1

20、3a) (4 - 13b) (4 - 14) 且 第四章第四章 数字集成电路设计基础数字集成电路设计基础 可得反相器的阈值电压UiT为 PNTHPTHNDDTHNiTUUUUU/1(4 - 15) 第四章第四章 数字集成电路设计基础数字集成电路设计基础 4. DE段 随着Ui继续上升， 当满足 Uo+UTHNUiUDD+UTHP (4 - 16) 时， N管退出恒流(饱和)导通， 进入线性导通区， 而P管仍维持在恒流(饱和)导通区。 N管做为P管的负载管， rdsn很小， 所以增益减小， Uo变化缓慢。第四章第四章 数字集成电路设计基础数字集成电路设计基础 5. EF段 随着Ui进一步增大，

21、当满足 UDD+UTHPUiUDD (4 - 17) 时， P管截止， IDP=0, N管维持非饱和导通而导致Uo=0。第四章第四章 数字集成电路设计基础数字集成电路设计基础 4.2.4 CMOS反相器的噪声容限 所谓噪声容限， 是指电路在噪声干扰下， 逻辑关系发生偏离(误动作)的最大允许值。 如图4 - 10所示， 若输入信号中混入了干扰， 当此干扰大过反相器输入电压阈值时， 则使原本应该是高电平的输出信号翻转为低电平， 或使原本应该是低电平的输出信号翻转为高电平。 第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 10 噪声容限定义 UoUDDOUNLUNHUiTUDDU

22、i第四章第四章 数字集成电路设计基础数字集成电路设计基础 噪声容限有许多种定义法， 其中一种以输入阈值电压UiT为界， 则低端的噪声容限为UNL， 高端的噪声容限为UNH， 如图4 - 10所示， 有 UNL=UiT (4 - 18) UNH=UDD-UiT (4 - 19) 若要使高端噪声容限和低端噪声容限相等， 即 UNL=UNH (4 - 20)第四章第四章 数字集成电路设计基础数字集成电路设计基础 则 VUUUUNHNLDDiT5 . 22(4 - 21) 人们称此时的噪声容限为最佳噪声容限。 从式(4 - 15)又知2/1DDPNTHPTHNDDTHNiTUUUUUU(4 - 22)

23、 第四章第四章 数字集成电路设计基础数字集成电路设计基础 若P管阈值电压UTHP与N管阈值电压UTHN相等， 则得 N=P (4 - 23)导电因子 NNPnPPoxPPNoxnNLWLWLWLWCLWC)42( (4 - 24) (4 - 25) 第四章第四章 数字集成电路设计基础数字集成电路设计基础 该式告诉我们， 在最佳噪声容限下， 要求P管的尺寸比N管大 24 倍。 如果沟道长度设计成一样的， 则P管的沟道宽度要比N管大， 即NPNPWWLL)42(4 - 26a) (4 - 26b) 如果取 NPLWLW(4 - 27a) 第四章第四章 数字集成电路设计基础数字集成电路设计基础 则

24、)42(pnPN(4 - 27b) 那么UiT偏小(左移)， UNLP的 反相器版图 NPLWLW第四章第四章 数字集成电路设计基础数字集成电路设计基础 4.2.5 CMOS反相器的门延迟、 级联以及互连线产生的延迟 1. CMOS反相器的延迟分析模型 用于CMOS反相器延迟分析的RC模型如图4 - 13所示， 将管子导通时的电流电压关系等效为一个电阻， 其中RP表示P管导通时的等效电阻， RN表示N管导通时的等效电阻； RL为连线电阻， CL为负载电容。 如果反相器级联， 那么CL代表下一级反相器的输入栅电容。第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 13 CMOS

25、反相器电路及RC模型 (a) 电路； (b) RC模型UiUo(a)CLUDDUDDRPSSRNRLCL(b)第四章第四章 数字集成电路设计基础数字集成电路设计基础 2. RP、 RN的估算 如图 4 - 14所示， 在Ui从0到UDD变化的过程中， N管的工作状态由截止区饱和区(恒流区)线性区变化。 其中线性区的电压为 ， 饱和区(恒流区)的电压为Usat=UDD， 线性区电阻Rlin和饱和区电阻分别为2linDDlinUUUsatsatsatlinlinlinIURIUR第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 14 等效电阻的近似计算 OID线性RN饱和UGS

26、UDDUDSUDD0.5(UDD UTH)第四章第四章 数字集成电路设计基础数字集成电路设计基础 取其平均值做为N管的等效电阻RN， 则 2satsatlinlinNIUIUR(4 - 29)第四章第四章 数字集成电路设计基础数字集成电路设计基础 式中， 饱和区电流Isat和线性区电流Ilin分别为22222)(832)()(2)(22,)(2THNDDNoxnTHNGSTHNDDNoxnDSDSTHNGSNoxnlinDDsatDDGSNTHNGSNNoxnsatUULWCUUUULWCUUUULWCIUUUUUULWCI(4 - 30a) (4 - 30b) (4 - 31a) 第四章第四

27、章 数字集成电路设计基础数字集成电路设计基础 根据式(4 - 27)(4 - 31)， 可以用一个近似式来计算RN， 即)(45 . 2)()/(45 . 2THNDDNTHNDDNoxnNUUUULWCR (4 - 31b) 第四章第四章 数字集成电路设计基础数字集成电路设计基础 我们对计算RN、 RP的电阻绝对值并不十分感兴趣， 而对RN和RP的比值更感兴趣。 因为电阻与电流成反比， 在电源电压和阈值电压相同的条件下， 电流与导电因子N(或P)成正比， 故NoxnPoxpNPPNLWCLWCRR所以 NnPpPNLWLWRR(4 - 32) 第四章第四章 数字集成电路设计基础数字集成电路设

28、计基础 表 4 - 1 同等尺寸下的N管和P管等效电阻 第四章第四章 数字集成电路设计基础数字集成电路设计基础 3. CMOS反相器上升时间tr、 下降时间tf、 延迟时间td的计算 1) tr、 tf、 td的定义 tr： 输出电压Uo从0.1UDD上升到0.9UDD所需的时间(UDD为Uo的振幅)。 tf: 输出电压Uo从0.9UDD下降到0.1UDD所需的时间。 td: Uo从0上升到0.5UDD所需的时间。 暂令RL=0, 则CL充放电电路如图 4 - 15所示。第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 15 CL的充放电电路(a) CL充电电路； (b) C

29、L放电电路CLRPUDD0.9UDD0.1UDDtrRNCLUotf0.9UDD0.1UDD(a)(b)Uo(t)第四章第四章 数字集成电路设计基础数字集成电路设计基础 2) tr、 tf的计算CL充电期Uo(t)表达式为)1 ()(LPCRtDDoeUtU(4 - 33) CL放电期Uo(t)表达式为 LNCRtDDoeUtU)(根据tr和tf的定义， 得 tr=2.2RPCL (4 - 35) tf=2.2RNCL (4 - 36)第四章第四章 数字集成电路设计基础数字集成电路设计基础 3) 非门延迟时间td的计算 非门延迟时间分上升延迟时间tdr和下降延迟时间tdf, 总的平均延迟时间t

30、d为2fddrdttt(4 - 38) 第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 16 延迟时间td的含义 第四章第四章 数字集成电路设计基础数字集成电路设计基础 其含义如图 4 - 16所示。 如果输入为理想阶跃波形， 那么经过一级非门以后其延迟时间为4222frfrdttttt(4 - 39) 式中tr为反相器的上升时间, tf为反相器的下降时间。 经过两级反相器的延迟时间为2frdttt(4 - 40) 第四章第四章 数字集成电路设计基础数字集成电路设计基础 4. 连线延迟 在版图设计中， 往往用金属和多晶硅做互连线， 而扩散层电容较大， 除短线外， 一般不宜做

31、信号连线。 采用多晶硅做连线时， 可将其等效为若干段分布RC网络的级联， 使信号传输速度下降， 产生延迟， 如图 4 - 17所示。 连线产生的延迟近似为22rCltdl (4 - 41)第四章第四章 数字集成电路设计基础数字集成电路设计基础 式中： r单位长度连线电阻； C连线分布电容； l连线长度。 第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 17 互连线的RC模型 Uir1r2rnrCC驱动级CCCl1mml1mmUoCrr第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 18 分段锥形的互连线 r1r2r3第四章第四章 数字集成电路设计基础数字

32、集成电路设计基础 表4 - 2 可忽略延迟效应的最大允许长度 第四章第四章 数字集成电路设计基础数字集成电路设计基础 5. 逻辑扇出延迟 如果一个反相器不止驱动一个反相器， 而要同时驱动多个反相器， 我们称之为门的扇出， 扇出系数F0表示被驱动的门数， 如图4 - 19所示。 所有扇出门的输入电容并联作为驱动门的负载电容CL， 故CL增大了， 门的延迟时间也将增大， 而且互连线的影响也变大， 其延迟时间可近似为 tdF(m+F0)td1 (4 - 42)第四章第四章 数字集成电路设计基础数字集成电路设计基础 图4 19 门的扇出延迟驱动门mF03扇出门第四章第四章 数字集成电路设计基础数字集成

33、电路设计基础 式中： m由互连线增多而带来的影响； F0由扇出门带来的影响； td1单个门的延迟时间(F0=1时)。 多级扇出、 多级传输时， 延迟将加剧， 如式(4 - 43)所示： )(011jjnjddFFmttn(4 - 43) 第四章第四章 数字集成电路设计基础数字集成电路设计基础 4.3 全互补全互补CMOS集成门电路集成门电路 4.3.1 CMOS与非门设计 1. 电路 CMOS与非门电路如图 4 - 21所示， 其中NMOS管串联， PMOS管并联， A、 B为输入变量， F为输出。第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 20 CMOS逻辑门电路PMOS

34、逻辑块NMOS逻辑块ABUDDF第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 21 CMOS与非门BAVP2VP1VN2VN1UDDABF GND第四章第四章 数字集成电路设计基础数字集成电路设计基础 2. 逻辑功能 该电路的逻辑功能如表 4 - 3 所示， 可以完成“与非”运算。 第四章第四章 数字集成电路设计基础数字集成电路设计基础 表 4 3 CMOS与非门的功能第四章第四章 数字集成电路设计基础数字集成电路设计基础 3. 与非门所用管子数M 该电路所用管子数M为 M=输入变量数2 (4 - 44)第四章第四章 数字集成电路设计基础数字集成电路设计基础 4. 与非门的R

35、C模型及tr、 tf计算 与非门的RC模型如图 4 - 22所示。 图中RP1、 RP2分别为PMOS管导通时的等效电阻， RN1、 RN2分别代表NMOS管导通时的等效电阻， S1、 S2分别代表两个PMOS管的通断开关。 两个NMOS管串联， 只要其中的一个不导通， 则两个NMOS管都不导通， 因此用一个通断开关S3表示即可。第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 22 与非门的RC模型(a) 电路； (b) 输出信号的上升时间和下降时间trtfS1S2RP1RP2UDDUo(t)CLRN1RN2(a)(b)S3第四章第四章 数字集成电路设计基础数字集成电路设计

36、基础 根据这个RC模型， 从最坏情况考虑(只有一个P管导通)， 可得与非门输出信号的上升时间和下降时间分别为：下降时间 tf=2.2(RN1+RN2)CL2.22RN1CL (4 - 45) 上升时间 tr=2.2RP1CL=2.2RP2CL (4 - 46)第四章第四章 数字集成电路设计基础数字集成电路设计基础 由此可见： (1) 如果要求下降时间与标准反相器相同， 则要求RN1减小一倍， 那么与非门的NMOS管的宽长比(W/L)N比标准反相器的NMOS管的宽长比(W/L)ON要大一倍， 即ONNLWLW2(4 - 47) 沟道长度L取最小允许尺寸(2)， 那么与非门NMOS管的宽度W要比标

37、准反相器的NMOS管大一倍。 第四章第四章 数字集成电路设计基础数字集成电路设计基础 (2) 如果要求上升时间tr与下降时间一样大， 则2RN1=RP1， 那么根据式(4 - 32)， 有NNPnPLWLWLW3 . 12 (4 - 48)即PMOS管的尺寸比NMOS管稍大一点。第四章第四章 数字集成电路设计基础数字集成电路设计基础 5. 与非门的版图设计 根据以上分析， 与非门的版图设计如图 4 - 23所示。第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 23 与非门的版图设计 第四章第四章 数字集成电路设计基础数字集成电路设计基础 6. 与非门中的体效应 如图 4 -

38、 21 所示， 图中一个NMOS的衬底不接地， 所以该管的UBSCP-1时， Uo减小得比较多， 有可能使F由正确的“1”变为错误的“0”。第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 44 动态CMOS逻辑电路的电荷再分配问题“1”ACUoBDCP1CP2电荷分配UF“1”第四章第四章 数字集成电路设计基础数字集成电路设计基础 (3) 多级不能直接级联。 若将动态CMOS电路多级级联， 则容易产生逻辑混乱。 如图 4 - 45(a)所示， 第一级的输出作为第二级NMOS逻辑块的输入。 正确的逻辑为： 预充电阶段， F1为“1”， F2也为“1”； 求值期间， 若A=“1

39、”， 则F1=“0”， F2=“1”。 波形如图4 - 45(b) 所示。第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 45 动态CMOS电路级联造成的逻辑错误(a) 电路； (b) 正确逻辑波形； (c) 错误逻辑波形A“1”PRPRV1V2V3PRPRV4V5V6ttF1F2预充电求值PR1F1F21预充电求值PR1F1F21(a)(b)(c)00F2F1第四章第四章 数字集成电路设计基础数字集成电路设计基础 4.4.3 多米诺逻辑(Domino Logic) 1. 多米诺逻辑电路加反相器隔离 为了克服普通动态CMOS电路不能直接级联的问题， 可以在第一级的输出和第二

40、级的输入之间插入一级反相器做缓冲级， 将两级隔离开， 如图 4 - 46 所示。 在这种电路中， 虽然由延迟引起F1 不马上下降， 但反相器输出Z1始终维持在“0”， 足以关闭下一级的NMOS逻辑块而使F2=“1”。 只有当第一级NMOS逻辑块完全开通， F1=“0”后， 反相器输出Z1为“1”， 才去开通第二级的NMOS逻辑块， 如图 4 - 46(b)所示。 第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 46 多米诺逻辑电路 (a) 电路； (b) 波形GNDCPEDCABUDDF1UDDZ1动态门反相器(a)F1Z10高CP0：所有预充电管导通1：所有级依次求值(b

41、)第四章第四章 数字集成电路设计基础数字集成电路设计基础 2. NMOS逻辑块和PMOS逻辑块交替的多米诺逻辑 插入反相器后的多米诺电路带来的新问题是增加了管子数和输入电容， 而且使逻辑关系多取了一次“反”。 为了改进这种电路， 人们又提出了新的多米诺电路。 新的电路将NMOS逻辑块电路与PMOS逻辑块电路交替级联， 省去了反相器， 又保证了逻辑关系不混乱， 如图 4 - 47(a)所示。 如果还需连接相同的逻辑块电路， 则再加反相器， 如图 4 - 47(b)所示。第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 47 NMOS逻辑块和PMOS逻辑块交替的多米诺逻辑电路 (

42、a) 仅NMOS、 PMOS逻辑块电路交替级联； (b) NMOS、 PMOS逻辑块交替级联外， 另加反相器与同类逻辑块级联N逻辑块输入(CLK1时稳定)CLK其它P块P逻辑块CLKN逻辑块CLK其它N块UDD到其它P块(a)第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 47 NMOS逻辑块和PMOS逻辑块交替的多米诺逻辑电路 (a) 仅NMOS、 PMOS逻辑块电路交替级联； (b) NMOS、 PMOS逻辑块交替级联外， 另加反相器与同类逻辑块级联N逻辑块CLKCLKP逻辑块CLK到其它P块CLK到其它N块(CLK)到其它P块(CLK)到其它N块(CLK)(b)UDD

43、UDD第四章第四章 数字集成电路设计基础数字集成电路设计基础 由图可得以下结论： (1) NMOS逻辑块和PMOS逻辑块求值管和预充电管所加的时钟是反相的。 (2) 奇数级逻辑函数由NMOS逻辑块完成， 预充电由PMOS管完成； 而偶数级逻辑函数由PMOS逻辑块完成， 预充电由NMOS管完成， 故输出函数从“底部”取出。 第四章第四章 数字集成电路设计基础数字集成电路设计基础 该电路的工作原理如下： (1) 当CLK=“0”时， 奇数级PMOS管预充电。 (2) CLK=“1”时， 奇数级进入求值期， 偶数级也进入求值期。 第四章第四章 数字集成电路设计基础数字集成电路设计基础 4.4.4 流

44、水线逻辑和无竞争技术 流水线作业使系统的运行速度有了很大提高。 在流水线逻辑中， 数据是沿着流水线顺序逐步加工的， 在流水线中， 各级之间往往用传输门隔离。 图 4 - 48 是流水线中最基本的一节。第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 48 流水线中的一节 逻辑块CLKCLKCLKCLK第四章第四章 数字集成电路设计基础数字集成电路设计基础 这种电路存在一个“时钟竞争”问题。 假如时钟CLK与CLK 由于某种原因(如布线延迟)产生偏移(Skew), 如图 4 - 49 所示， 则有一段时间CLK与CLK 都为“1”或 “”， 那么，图 4 - 48 中两个传输门

45、将同时导通， 形成数据“直通”。 这种问题当时钟偏移大于逻辑块内部延迟时更为严重。第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 49 时钟偏移01CLKCLK第四章第四章 数字集成电路设计基础数字集成电路设计基础 1. 无竞争逻辑(NORA) 无竞争逻辑中的一级由三部分组成(见图 4 - 50)： N型动态CMOS电路(简称N段)、 P型动态CMOS电路(简称P段)和C2MOS电路。 N段时钟为 ， P段时钟为 ， C2MOS时钟为 和 。 三部分合起来称为“ 求值级”。 C2MOS电路是一个钟控反相器， 也称锁存器。 当 =“1”时， 有信号输出; 而 =“0”时， 信

46、号被锁存在电路中不能输出， 输出呈高阻态， 所以这也是一个三态门。第四章第四章 数字集成电路设计基础数字集成电路设计基础 如果将 与 位置互换， 则成为 “ 求值级”， 无竞争逻辑正是“ 求值级”和“ 求值级”交替级联而组成的流水线系统, 如图 4 - 50所示。第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 50 无竞争逻辑(NORA)电路 N驱动网络P驱动网络N驱动网络P驱动网络去N预充电门去N预充电门去求值级去P预充电门去P预充电门求值级求值级第四章第四章 数字集成电路设计基础数字集成电路设计基础 (1) 当 =“0” 时， =“1”， 求值级N段、 P段均处于预充电

47、期， N段输出为高(UDD), P段输出为低(0 V)， 两段电路均被“封住”， 此时C2MOS处于高阻态。 该级此时处于数据准备阶段。第四章第四章 数字集成电路设计基础数字集成电路设计基础 (2) 当 =“1”， =“0” 时， 求值级进入求值期， 而 求值级处于预充电期而被“封住”， 如图 4 - 51 所示。 正是这种求值和预充电的交替进行， 使得该电路克服了时钟竞争现象。 第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 51 “求值”与“预充电”交替进行的逻辑求值级 求值级求值级 求值级求值预充电求值预充电预充电求值预充电求值1100第四章第四章 数字集成电路设计基

48、础数字集成电路设计基础 这种流水线结构无竞争现象是有三项措施保证的： (1) 在每级内部， 采用N-P逻辑块交替级联， 或同类逻辑块加反相器级联， 克服了每级内部延迟而造成的竞争问题， 实现了Domino逻辑功能。 (2) 每级的输出都由C2MOS锁存器隔离， 防止与后一级产生竞争。 第四章第四章 数字集成电路设计基础数字集成电路设计基础 (3) 求值级与 求值级交替级联， 级求值结果一直可以保持到后级数据传送阶段的结束， 而锁存信息不会受到预充电的干扰， 也不会受到输入变化的影响，即使 与 是全“1”或全“0”， 也不会影响结果。第四章第四章 数字集成电路设计基础数字集成电路设计基础 2.

49、“真单相时钟”NORA逻辑 要做到“真单相时钟”， 必须去掉 。 主要出现在C2MOS中， 如图 4 - 52(a)所示， 如果去掉 ， 如图 4 - 52(b)、 (c)所示， 则没有了 的控制， 对图 4 - 52(c)电路， 输入Ui=“0”， 使PMOS管导通， 输出Uo=UDD, 而不受 的控制。 同样， 对图 4 - 52(b)电路， 输入 Ui=“1”， NMOS管导通， Uo=“0”， 也不受 的控制， 起不到钟控锁存的作用。 为此， 可将两级相同的单相C2MOS电路级联， 如图 4 - 53(a)、 (b)所示， 其功能与有 的C2MOS电路是一样的。第四章第四章 数字集成电

50、路设计基础数字集成电路设计基础 图 4 - 52 真单相时钟NORA逻辑(a) 标准C2MOS; (b) 单相PC2MOS; (c) 单相NC2MOSUiUDDUoUiUDDUoUiUDDUo(a)(b)(c)第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 53 单相C2MOS电路 Ui(a)UUoUi(b)UUo第四章第四章 数字集成电路设计基础数字集成电路设计基础 以4 - 53(a)图为例， 当Ui=“0”时， 第一级PMOS管导通， U=UDD， 从而使第二级接地的NMOS管导通， 但此时若 =0， 则输出为高阻态， 只有 =“1”时才有正确的输出(Uo=“0”)。

51、 而当Ui=“1”时， 第一级接地的NMOS管导通， 也只有 为“1”时， 才有输出， 所以该电路是受时钟控制的C2MOS锁存器。第四章第四章 数字集成电路设计基础数字集成电路设计基础 4.5 移位寄存器、移位寄存器、 锁存器、锁存器、 触发器、触发器、 I/O单元单元 4.5.1 移位寄存器 1. 动态CMOS移位寄存器 动态CMOS移位寄存器电路如图 4 - 54 所示。 第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 54 动态CMOS移位寄存器及时钟波形 (a) 电路； (b) 两相不重叠时钟D(数据)UDDUDD(a)(b)第四章第四章 数字集成电路设计基础数字集

52、成电路设计基础 图 4 - 55 动态C2MOS移位寄存器DUDDC1UDDC2Q第四章第四章 数字集成电路设计基础数字集成电路设计基础 2. 动态C2MOS移位寄存器 动态C2MOS移位寄存器电路如图 4 - 55所示。 该电路比图 4 - 54所示的电路更紧凑，将传输门与反相器耦合在一起， 少了一根连线， 而且不存在一般C2MOS的电荷再分配现象。第四章第四章 数字集成电路设计基础数字集成电路设计基础 4.5.2 锁存器 两个反相器构成正反馈闭环， 如图 4 - 56 所示。 在这个电路中引入传输门控制开关， 便构成了锁存器， 如图 4 - 57 所示。第四章第四章 数字集成电路设计基础数

53、字集成电路设计基础 图 4 - 56 两个反相器构成正反馈闭环“0”Q“1”“1”Q“0”(a)(b)第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 57 在反相器正反馈环中引入传输门构成锁存器D(数据)12Q12Q第四章第四章 数字集成电路设计基础数字集成电路设计基础 锁存器的形式还有很多， 图 4 - 58给出一个基于交叉耦合或非门的锁存器电路。 图 4 - 59 给出一个伪NMOS双相锁存器。第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 58 基于交叉耦合或非门的锁存器及其CMOS实现 (a) 锁存器逻辑图； (b) 用CMOS实现的锁存器DCL

54、KQQ(a)QV32V4255V5DaQV655Clk5(b)V7V1V2第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 59 伪NMOS锁存器V3V4V1V2V7CLKCLKV5QDV8V6DQ第四章第四章 数字集成电路设计基础数字集成电路设计基础 4.5.3 触发器(Flip-flops) 触发器的类型很多， 有RS触发器、 JK触发器、 D触发器、 T触发器等。利用两个传输门和反相器构成的锁存器， 仅用 16 只MOS管就可实现基本的主-从D触发器功能， 其电路如图 4 - 60 所示。第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 60 CMOS

55、主-从D触发器 D12133424从触发器主触发器QQ第四章第四章 数字集成电路设计基础数字集成电路设计基础 当时钟 从“1”变为“0”时， 传输门1、 4导通， 数据D进入环路。 但因传输门2、 3截止， 数据D被阻隔在从触发器中。 而当 从低到高时， 传输门 1、 4 截止， 新的数据不能进入环路。 此时传输门2、 3导通， 原先存储在从触发器中的数据被送入主触发器， 并从Q端输出， 所以 Q(t+1)=D(t) 输出Q维持原来的D， 一直到下一个时钟周期开始， 新的数据D才进入环路。图 4 - 61 给出一个带置位(S)/复位(R)端的主-从式D触发器。第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 61 带置位/复位端的主-从式D触发器DCLKCLKCLKCLKRSRQCLKCLKS第四章第四章 数字集成电路设计基础数字集成电路设计基础 图 4 - 62 给出一个传输门JK触发器电路， 该电路在D触发器(4 - 60 图)基础上多加了一个“0”号传输门和一个C2MOS电路。 “0”号传输门输入为J， C2MO