FPGA笔试题汇总

1、=第 1 章 fpga 基 础 知 识=1.1 FPGA设计工程师努力的方向SOPC高速串行I/O，低功耗，可靠性，可测试性和设计验证流程的 优化等方面。随着芯片工艺的提高，芯片容量、集成度都在增加，FPGA 设计也朝着高速、高度集成、低功耗、高可靠性、高可测、可验证性 发展。芯片可测、可验证，正在成为复杂设计所必备的条件，尽量在 上板之前查出bug,将发现bug的时间提前，这也是一些公司花大力 气设计仿真平台的原因。另外随着单板功能的提高、成本的压力，低 功耗也逐渐进入FPG酸计者的考虑范围，完成相同的功能下，考虑 如何能够使芯片的功耗最低。高速串行IO的应用，也丰富了 FPGA勺 应用范围

2、，象xilinx 的v2pro中的高速链路也逐渐被应用。总之，学无止境，当掌握一定概念、方法之后，就要开始考虑FPGAM它方面的问题了。1.2 简述FPG懈可编程逻辑器件设计流程系统设计电路构思，设计说明与设计划分，电路设计与输入（HDL代码、原理图），功能仿真与测试，逻辑综合，门级综合，逻辑验证与 测试（综合后仿真），布局布线，时序仿真，板级验证与仿真，加载 配置，在线调试。常用开发工具（Altera FPGA）HDL语言输入：Text Editor （HDL语言输入），还可以使用 Ultra Edit 原理图 输入：Schematic Editor IP Core 输入：MegaWinza

3、d综合工具：Synplify/Synplify Pro , Qaustus II 内嵌综合工具 仿 真工具：ModelSim实现与优化工具：Quartus II集成的实现工具有 Assignment Editor （约束编辑器）、LogicLock （逻辑锁定工具）、PowerFit Fitter （布局布线器）、Timing Analyzer（时序分析器，STA分析工具）、Floorplan Editor（布局规划器）、Chip Editor（底层编辑器）、Design Space Explorer （设计空间管理器）、Design Assistant （检 查设计可靠性）等。后端辅助工具：

4、Assembler（编程文件生成工具）， Programmer （下载编程工具），PowerGauge（功耗仿真器）调试工具：SignalTap II （在线逻辑分析仪），SignalProbe （信号探 针）。 系统级设计环境：SOPC Builder , DSP Builder , Software Builder 。1.3 Quartus文件管理1 .编译必需的文件：设计文件（.gdf、.bdf、EDIF输入文件、.tdf、verilog 设计文件、.vqm、.vt、VHDlLS计文件、.vht ）、存储器初始化文件（.mif、.rif 、.hex）、配置文件（.qsf、.tcl ）、工

5、程文件 （.qpf ）。2 .编译过程中生成的中间文件（.eqn文件和db目录下的所有文件.tdf ,.hdb,.xml等）3.编译结束后生成的报告文件（.rpt、.qsmg等）4.根据个人使用习惯生成的界面配置文件（.qws等）5.编程文件 （.sof、.pof、.ttf 等）1.4 IC设计流程写出一份设计规范，设计规范评估，选择芯片和工具，设计，（仿真， 设计评估，综合，布局和布线，仿真和整体检验）检验，最终评估，系统集成与测试，产品运输。 设计规则：使用自上而下的设计方法（行为级，寄存器传输级，门电路级），按器件的结构来工作，做到 同步设计，防止亚稳态的出现，避免悬浮的节点，避免总线的

6、争抢（多 个输出端同时驱动同一个信号）。设计测试（DFT）强调可测试性应该是设计目标的核心，目的是排除一个芯片的设计缺陷，捕获芯片在物理上的缺陷问题。ASIC设计要求提供测试结构和测试系向量。FPG腐默认生产厂商已经进行了适当的测试。 测试的10/10原则：测试电路的规模不要超过整个FPGA勺10%花费在设计和仿真测试逻辑上的时间不应超过设计整个逻辑电路的10%1.5 FPGA基本结构可编程输入/输出单元，基本可编程逻辑单元，嵌入式块RAM丰富的布线资源，底层嵌入式功能单元，内嵌专用硬核。常用的电气标准有 LVTTL,LCCMOS,SSTL,HSTL,LVDS,LVPECL,PCJFPGA悬浮

7、的总线会增加系统内的噪声，增加功率的损耗，并且具有潜在的产生不稳定性的问题，解决方案是加上拉电阻。对于SRA搬器件，路径是通过编程多路选择器实现；对于反熔丝型 器件，路径通过传导线（高阻抗，有 RC延时）来实现的。这两种结 构都显著加大了路径延时。1.6 FPGA选型时要考虑哪些方面？需要的逻辑资源、应用的速度要求，功耗，可靠性，价格，开发环境 和开发人员的熟悉程度。1.7 同步设计的规则单个时钟域：1、所有的数据都要通过组合逻辑和延时单元， 典型的延时单元是触 发器，这些触发器被一个时钟信号所同步；2、延时总是由延时单元来控制，而不是由组合逻辑来控制；3、组合逻辑所产生的信号不能在没有通过一

8、个同步延时单元的情况下反馈回到同一个组合逻辑；4、时钟信号不能被门控，必须直接到达延时单元的时钟输入端，而 不是经过任何组合逻辑；5、数据信号必须只通向组合逻辑或延时 单元的数据输入端。 多个时钟域：把通过两个不同时钟作用区域之间的信号作为异步信号处理1.8 你所知道的可编程逻辑器件有哪些?PAL/GAL CPLD FPGAPLA可编程逻辑阵列，一种用于大规模的与阵列和或阵列的逻辑器 件，用于实现布尔逻辑的不同组合。PLA可编程阵列逻辑，一种逻辑器件，由大规模的与阵列和规模小 且数量固定的或门组成，可用于实现布尔逻辑和状态机。PAL很短的交货时间、可编程的、没有 NRE(非循环工程)费用 门

9、阵列：高密度性、能实现许多逻辑函数、速度相对较快1.9 FPGA、ASIC CPLD勺概念及区别FPGA( Field Programmable Gate Array )是可编程 ASIQASIC专用集成电路，它是面向专门用途的电路，专门为一个用户设 计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货 周期供货的全定制，半定制集成电路。与门阵列等其它 ASIC(Application Specific IC) 相比，它们又具有设计开发周期短、 设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及 可实时在线检验等优点。FPGA采用同步时钟设计，使用全局时钟驱动，采用时钟驱动方

10、式在 各级专用布线资源上灵活布线，ASIC有时采用异步逻辑，一般采用 门控时钟驱动，一旦设计完成，具布线是固定的。FPGA：匕ASIC开发周期短，成本低，设计灵活。CPLD(Complex Programmable Logic Device )是复杂可编程逻辑器件。CPLD开关矩阵路径设计的一个优点是信号通过芯片的延时时间 是确定的。设计者通过计算经由功能模块、I/O模块和开关矩阵的延 迟就可以 任何信号的延迟时间，并且信号沿金属线传递所引起的延 迟是可忽略的CPLDFPGA内部结构 Product-term Look-up Table 程序存储 内部EEPROM SRAM,外挂EEPR。匚资

11、源类型组合电路资源丰富 触发器资源丰富集成度低使用场合完成控制逻辑速度慢其他资源一保密性可加密高能完成比较复杂的算法快PLL、RAM和乘法器等一般不能保密1.10 锁存器(latch )和触发器(flip-flop )区别?电平敏感的存储器件称为锁存器，可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。由交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触发和下降沿触发。可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持 时间。锁存器对脉冲电平敏感，在时钟脉冲的电平作用下改变状态。锁存器是电平触发的存储单元，数据存储的动作

12、取决于输入时钟(或 者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着 数据输入发生变化。锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号 变化，就像信号通过一个缓冲器一样；一旦锁存信号起锁存作用，则 数据被锁住，输入信号不起作用。锁存器也称为透明锁存器，指的是 不锁存时输出对于输入是透明的。应用场合：数据有效迟后于时钟信号有效。这意味着时钟信号先到， 数据信号后到。在某些运算器电路中有时采用锁存器作为数据暂存 器。缺点：时序分析较困难。不要锁存器的原因：1、锁存器容易产生毛刺，2、锁存器在ASIC设 计中应该说比ff要简单，但是在FPGA勺资源中，大部分器件没有锁 存器

13、这个东西，所以需要用一个逻辑门和 ff来组成锁存器，这样就 浪费了资源。优点：面积小。锁存器比FF快，所以用在地址锁存是很合适的，不 过一定要保证所有的latch信号源的质量，锁存器在CPUS计中很常 见，正是由于它的应用使得 CPU勺速度比外部IO部件逻辑快许多。 latch完成同一个功能所需要的门较触发器要少，所以在 asic中用 的较多。寄存器用来存放数据的一些小型存储区域， 用来暂时存放参与运算的 数据和运算结果，它被广泛的用于各类数字系统和计算机中。 其实寄 存器就是一种常用的时序逻辑电路，但这种时序逻辑电路只包含存储电路。寄存器的存储电路是由锁存器或触发器构成的，因为一个锁存器或触

14、发器能存储1位二进制数，所以由N个锁存器或触发器可以构 成N位寄存器。 工程中的寄存器一般按计算机中字节的位数设计， 所以一般有8位寄存器、16位寄存器等。对寄存器中的触发器只要求它们具有置 1、置0的功能即可，因而无 论是用同步RS结构触发器，还是用主从结构或边沿触发结构的触发 器，都可以组成寄存器。一般由 D触发器组成，有公共输入/输出使 能控制端和时钟，一般把使能控制端作为寄存器电路的选择信号，把时钟控制端作为数据输入控制信号。寄存器的应用1 .可以完成数据的并串、串并转换；2 .可以用做显示数据锁存器：许多设备需要显示计数器的记数值， 以 8421BC网记数，以七段显示器显示，如果记数

15、速度较高，人眼则无 法辨认迅速变化的显示字符。在计数器和译码器之间加入一个锁存器， 控制数据的显示时间是常用的方法。3 .用作缓冲器；4 .组成计数器：移位寄存器可以组成移位型计数器，如环形或扭环 形计数器。1.11 JTAG 信号TCK测试时钟输入，用于移位控制，上升沿将测试指令、测试数据 和控制输入信号移入芯片；下降沿时将数据从芯片移出。TMS测试模式选择，串行输入端，用于控制芯片内部的JTAG犬态机。TDI:测试数据输入，串行输入端，用于指令和编程数据的输入，在 时钟上升沿，数据被捕获。TDO测试数据输出，串行输出端，时钟下降沿，数据被驱动输出。TRST: 测试复位输入（仅用于扩展 JT

16、AG,异步、低电平有效，用于 JTAG 初始化时。1.12 FPGA芯片内有哪两种存储器资源？FPGA芯片内有两种存储器资源：一种叫block ram,另一种是由LUT配置成的内部存储器（也就是分布式ram, distribute ram ）。Block ram由一定数量固定大小的存储块构成的，使用 BLOCK RA资 源不占用额外的逻辑资源，并且速度快。但是使用的时候消耗的 BLOCK RA资源是其块大小的整数倍。1.13 FPGA中可以综合实现为 RAM/ROM/CAM三种资源及其注意事 项？三种资源：block ram、触发器（FF）、查找表（LUT）;注意事项：1、在生成RA储存储单元

17、时，应该首选block ram 资源；原因有二： 使用block ram等资源，可以节约更多的FF和4-LUT等底层可编程 单元，最大程度发挥器件效能，节约成本； block ram 是一种可以 配置的硬件结构，其可靠性和速度与用 LUT和register构建的存储 器更有优势。2、弄清FPGA勺硬件结构，合理使用block ram资源；3、分析block ram 容量，高效使用block ram 资源和分布式ram资 源(distribute ram )。1.14 FPGA设计中对时钟的使用？(例如分频等)FPGA芯片有固定的时钟路由，这些路由能有减少时钟抖动和偏差。需要对时钟进行相位移动或

18、变频的时候，一般不允许对时钟进行逻辑 操作，这样不仅会增加时钟的偏差和抖动，还会使时钟带上毛刺。一 般的处理方法是采用FPGAS片自带的时钟管理器如PLL,DLL DCM 或者把逻辑转换到触发器的 D输入。1.15 Xilinx 中与全局时钟资源和 DLL相关的硬件原语常用的与全局时钟资源相关的Xilinx 器件原语包括：BUFG, IBUFGDS, BUFG, BUFGP, BUFGCE, BUFGMUX, BUFGDLL, DCM 等。1.16 HDL语言的层次概念？HDL语言是分层次的、类型的，最常用的层次概念有系统与标准级、功能模块级，行为级，寄存器传输级和门级。1.17 查找表的原理

19、与结构？查找表(look-up-table )简称为LUT,本质上是一个 RAM目前FPGA中多使用4输入的LUT所以每一个LUT可以看成一个有4位地址线的16x1的RAM当用户通过原理图或HDL语言描述了一个逻辑电路 以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果， 并把结果事先写入RAM每输入一个信号进行逻辑运算就等于输入一 个地址进行查表，找出地址对应的内容，然后输出。1.18 IC设计前端到后端的流程和 EDAX具？设计前端也称逻辑设计，后端设计也称物理设计，两者并没有严格的 界限，一般涉及到与工艺有关的设计就是后端设计。1:规格制定：客户向芯片设计公司提出设计要求。

20、2：详细设计：芯片设计公司（Fabless）根据客户提出的规格要求， 拿出设计解决方案和具体实现架构，划分模块功能。目前架构的验证 一般基于system C，仿真可以使用system C的仿真工具，CoCentric 和 Visual Elite 等。3: HD印码：设计输入工具：ultra , visual VHDL等4 :仿真验证： modelsim 5:逻辑综合：synplify6:静态时序分析：synopsys的Prime Time 7 :形式验证：Synopsys 的 Formality.1.19 什么是“线与”逻辑，要实现它，在硬件特性上有什么具体要求？线与逻辑是两个输出信号相连可

21、以实现与的功能。在硬件上，要用 OC门（集电极开路与非门）来实现，由于不用OCH可能使灌电流过大，而烧坏逻辑门，因此在输出端口应加一个上拉电阻。1.20 IC设计中同步复位与异步复位的区别？同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步 复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定， 也可能出现亚稳态。1.21 MOORE与MEELEY犬态机的特征？Moore 状态机的输出仅与当前状态值有关，且只在时钟边沿 到来时才会有状态变化。Mealy状态机的输出不仅与当前状态值有关，而且与当前输入值有关。1.22 Latch 和Re

22、gister区别？行为描述中Latch如何产生？本质的区别在于：latch是电平触发，register是边沿触发。register 在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的 应用latch则会大量浪费芯片资源。时序设计中尽量使用 register 触发。行为描述中，如果对应所有可能输入条件，有的输入没有对应明确的 输出，系统会综合出latch 。比如：/缺少else语句always( a or b)beginif(a=1) q <= b;end1.23 单片机上电后没有运转，首先要检查什么？首先应该确认电源电压是否

23、正常；接下来就是检查复位引脚电压是否 正常；然后再检查晶振是否起振了。如果系统不稳定的话，有时是因为电源滤波不好导致的。在单片机的 电源引脚跟地引脚之间接上一个 0.1uF的电容会有所改善。如果电源 没有滤波电容的话，则需要再接一个更大滤波电容，例如 220uF的。 遇到系统不稳定时，就可以并上电容试试(越靠近芯片越好) 。1.24 集成电路前端设计流程，写出相关的工具。1)代码输入(design input)用vhdl或者是verilog 语言来完成器件的功能描述，生成 hdl代 码语言输入工具：SUMMIT VISUALHDL MENTOR RENIOR图形 输入：composer(cad

24、ence); viewlogic (viewdraw)2)电路仿真(circuit simulation)将vhd代码进行先前逻辑仿真，验证功能描述是否正确数字电路仿真工具：VerologCADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDLCADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim模拟电路仿真工具：ANTI HSpice pspice , spectre micro microwave: eesoft : hp3)逻辑综合(synthesis tools)逻辑综合工具可以将设计思想vhd代码转

25、化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门沿(gates delay )反标到 生成的门级网表中，返回电路仿真阶段进行再仿真。最终仿真结果生 成的网表称为物理网表。第2章时序约束2.1 时序约束的概念和基本策略时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。通过附加时序约束可以综合布线工具调整映射和布局布线，是设计达到 时序要求。策略：附加时序约束的一般策略是先附加全局约束， 然后对快速和慢 速例外路径附加专门约束。附加全局约束时，首先定义设计的所有时 钟，对各时钟域内的同步元件进行分组，对分组附加周期约束，然后对FPGA/CPL流入输出PAD附加偏移约束、对全组合逻

26、辑的 PAD TO PA璐径附加约束。附加专门约束时，首先约束分组之间的 路径，然后约束快、慢速例外路径和多周期路径，以及其他特殊路径。 附加约束的作用：1、提高设计的工作频率（减少了逻辑和布线延时）； 2、获得正确的时序分析报告；（静态时序分析工具以约束作为判断时 序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静 态时序分析工具可以正确的输出时序报告）3、指定FPGA/CPLD勺电气标准和引脚位置。2.2 FPGA设计中如何实现同步时序电路的延时？首先说说异步电路的延时实现：异步电路一半是通过加buffer、两级与非门等，但这是不适合同步电路实现延时的。在同步电路中，对 于比较大

27、的和特殊要求的延时，一半通过高速时钟产生计数器， 通过 计数器来控制延时；对于比较小的延时，可以通过触发器打一拍，不 过这样只能延迟一个时钟周期。2.3 什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有 固定的因果关系。电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作， 而异步电路不使用时钟脉 冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。 由于异步电路具有下列优点-无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性-因此近年来对异步电 路研究增加快速，论文发表数以倍增，而Intel P

28、entium 4 处理器设 计，也开始采用异步电路设计。v异步电路主要是组合逻辑电路，用 于产生地址译码器、F I F。或RAM的读写控制信号脉冲， 其逻辑 输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监 控的。同步电路是由时序电路（寄存器和各种触发器）和组合逻辑电路 构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟C LK,而所有的状态变化都是在时钟的上升沿 （或下降沿）完成的。同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接 在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变 后的状态将一直保持到下一个时钟脉冲的到来， 此时

29、无论外部输入有 无变化，状态表中的每个状态都是稳定的。异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外， 还 可以使用不带时钟的触发器和延迟元件作为存储元件， 电路中没有统 一的时钟，电路状态的改变由外部输入的变化直接引起。2.4 同步电路和异步电路的区别？同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉 冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉 冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触 发器的状态变化不与时钟脉冲同步。2.5 同步设计的原则1、尽可能使用同一时钟，时钟走全局

30、时钟网络。多时钟域采用“局 部同步”。2、避免使用缓和时钟采样数据。采用混合时钟采用将导致Fmax小一倍。3、避免在模块内部使用计数器分频所产生的时钟。4、避免使用门控时钟。组合电路会产生大量毛刺，所以会在 clk上产生毛刺导致FF误翻转。可以用时钟始能代替门控时钟。2.6 时序设计的实质电路设计的难点在时序设计，时序设计的实质就是满足每一个触发器 的建立/保持时间的要求。2.7 对于多位的异步信号如何进行同步？对一位的异步信号使用一位同步器，而对于多位的异步信号，可以采 用如下方法：1:可以采用保持寄存器加握手信号的方法（多数据， 控制，地址）；2:特殊的具体应用电路结构，根据应用的不同而不

31、同；3:异步FIFO （最常用的缓存单元是 DPRAM2.8 什么是时钟抖动？时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不 同的周期上可能加长或缩短。它是一个平均值为 。的平均变量2.9 建立时间与保持时间的概念？Setup/hold time是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，其数据输入端的数 据必须保持不变的时间。输入信号应提前时钟沿T时间到达芯片，这 个T就是建立时间-Setup time 。如不满足setup time ,这个数据就 不能被这一时钟打入触发器，只有在下一个时钟沿，数据才能被打入 触发器

32、。保持时间是指触发器的时钟信号上升沿到来以后，其数据输入端的数 据必须保持不变的时间。如果hold time不够，数据同样不能被打入 触发器。不考虑时钟的skew, D2的建立时间不能大于（时钟周期T - D1数据 最迟到达时间T1max+T2max;保持时间不能大于（D1数据最快到达 时间T1min+T2min）;否则D2的数据将进入亚稳态并向后级电路传 播。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据， 将会出现metastability 的情况。如果数据信号在时钟沿触发前后持 续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间 裕量和保持时间裕量。2.10 为

33、什么触发器要满足建立时间和保持时间？因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳 定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳 定，但稳定后的值并不一定是你的输入值。 这就是为什么要用两级触 发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本 级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播 到后面逻辑中，导致亚稳态的传播。2.11 什么是亚稳态？为什么两级触发器可以防止亚稳态传播？ 亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的 状态。使用两级触发器来使异步电路同步化的

34、电路为一位同步器，用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理： 假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿 到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输 出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到 来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其 建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢 复时间+第二级触发器的建立时间 < =时钟周期。2.12 如何防止亚稳态？亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触

35、发器进入亚稳态时，既无法预测该单元的输出电平，也无法 预测何时输出才能稳定在某个正确的电平上。 在这个稳定期间，触发 器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输 出电平可以沿信号通道上的各个触发器级联式传播下去。解决方法：1降低系统时钟2用反应更快的FF2.13 步机制，防止亚稳态传播2.14 钟质量，用边沿变化快速的时钟信号关键是器件使用比较好的工艺和时钟周期的裕量要大。2.13 系统最高速度计算（最快时钟频率）和流水线设计思想同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大。假设Tco是触发器的输入数据被时

36、钟打入到触发器到数据到达触发器输出 端的延时时间；Tdelay是组合逻辑的延时；Tsetup是D触发器的建 立时间。假设数据已被时钟打入D触发器，那么数据到达第一个触发 器的Q输出端需要的延时时间是Tco,经过组合逻辑的延时时间为Tdelay ,然后到达第二个触发器的D端，要希望时钟能在第二个触发 器再次被稳定地打入触发器，则时钟的延迟必须大于Tco+ Tdelay +Tsetup,也就是说最小的时钟周期 Tmin =Tco +Tdelay + Tsetup ,即 最快的时钟频率Fmax =1/Tmin。FPG册发软件也是通过这种方法来计算系统最高运行速度Fmax因为Tco和Tsetup是由具

37、体的器件工 艺决定的，故设计电路时只能改变组合逻辑的延迟时间Tdelay,所以说缩短触发器间组合逻辑的延时时间是提高同步电路速度的关键 所在。由于一般同步电路都大于一级锁存，而要使电路稳定工作，时 钟周期必须满足最大延时要求。故只有缩短最长延时路径，才能提高电路的工作频率。可以将较大的 组合逻辑分解为较小的N块，通过适当的方法平均分配组合逻辑， 然 后在中间插入触发器，并和原触发器使用相同的时钟，就可以避免在 两个触发器之间出现过大的延时，消除速度瓶颈，这样可以提高电路 的工作频率。这就是所谓“流水线”技术的基本设计思想，即原设计速 度受限部分用一个时钟周期实现，采用流水线技术插入触发器后，可

38、 用N个时钟周期实现，因此系统的工作速度可以加快，吞吐量加大。注意，流水线设计会在原数据通路上加入延时， 另外硬件面积也会稍 有增加。2.14 多时域设计中，如何处理信号跨时域？建立和保持时间如果数据发生变化，就可能发生亚稳态现象。一般来 说，在单一时钟域的设计中只要系统电路的 fmax能够保证，就可以 避免亚稳态的发生；但是在跨时钟域的时钟的相位是异步的， 亚稳态 将无法避免。此时，在跨时钟设计时的解决亚稳态的思想是：虽然亚 稳态无法避免，但可以对不同的时钟域之间信号进行同步处理，防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响。使得在 发生亚稳态后系统仍然可以稳定地工作。单根信号下

39、，对第2个时钟用D触发器打2拍就可以将亚稳态的影响 减少到可以忽略的地步。多根信号下：握手，速度太慢；异步FIFO; 多相位/高频时钟多次采样数据。2.15 说说静态、动态时序分析的优缺点？时序分析是允许用户分析设计中所有逻辑的时序性能，并协助引导布局布线满足设计中的时序分析要求。静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时 序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析， 找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径， 且运行速度很 快、占用内存较少，不仅可以对芯片设计进行全面的 时序功能检

40、查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆 盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些 路径上可能存在的时序问题。2.16 给了 reg的setup , hold时间，求中间组合逻辑的delay范围 Delay < period - setup- hold2.17 时钟周期T,触发器D1的寄存器到输出时间最大为 T1max最 小为Timin。组合逻辑电路最大延迟为 T2max最小为T2min。问，触发器D2的建 立时间T3和保持时间应满足什么条件T3

41、setup>T+T2max T3hold>T1min+T2min第3章RTL级设计3.1 用VERILOG VHD与一段代码，实现消除一个 glitch ?将传输过来的信号经过两级触发器就可以消除毛刺。3.2 阻塞式赋值和非组塞式赋值的区别？非阻塞赋值：块内的赋值语句同时赋值，一般用在时序电路描述中， 同时执行。阻塞赋值：完成该赋值语句后才做下一句的操作，一般用在组合逻辑描述中，顺序执行。3.3 用FSMR现101101的序列检测模块。a为输入端，b为输出端，如果a连续输入为1101则b输出为1,否则 为0。例 如a: 0001100110110100100110 b ： 0000

42、000000100100000000请画出 state machine ; 请用 RTL描述其 state machine 。OJO状态分配：idle : 000 st0 : 001 st1 : 011 st2 : 010 st3 : 1103.4 用verilog/vhdl 写一个fifo控制器(包括空，满，半满信号)。regN-1:0 memory0:M -1; 定义 FIFO 为 N位字长容量 M八个always模块实现，两个用于读写FIFO,两个用于产生头地址head 和尾地址tail , 一个产生counter计数，剩下三个根据 counter的 值产生空，满，半满信号产生空，满，半

43、满信号。3.5 用D触发器实现2分频的Verilog描述？module divide2( clk , clk_o, reset);input clk , reset; output clk_o;wire in; reg outalways ( posedge clk or posedge reset)word资料if ( reset) out <= 0;elseout <= in;assign in = out;assign clk_o = out;endmodule3.6 用D触发器做个二分频的电路？画出逻辑电路？D触发器的输出Q取反接到输入，输出作为二分频输出。显示工程设计中一

44、般不采用这样的方式来设计，二分频一般通过DCM或PLL来实现。通过DCMK者PLL得到的分频信号没有相位差。3.7 描述一个交通信号灯的设计。module traffic3.8 设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两 种，并考虑找零，1.画出fsm (有限态机)2.用verilog编程，语法要符合fpga 设计的要求3.设计工程中可使用的工具及设计大致过程(1)点路变量分析：投入5分硬币为一个变量，定义为A,为输入； 投入10分硬币为一个变量，定义为 B,为输入；售货机给出饮料为 一变量，定义为Y,为输出；售货机找零为一变量，定义为 Z,为输 出。(2)状态确定：电路共有两

45、个状态：状态S0,表示未投入任何硬币;状态S1,表示投入了 5分硬币。(3)设计过程：设当前为 S0状态，当接收到5分硬币时，转换到S1状态，等待继续投入硬币；当接收到10分硬币时，保持S0状态，弹出饮料，不找零。当前状态为 S1时，表示已经有5分硬币，若再接收5分硬币，转换到S0状态，弹出饮料，不找零；若接收到10分 硬币，转换到S0状态，弹出饮料，找零所用设计工具：Quartus II , modelsimAB YZ(JVll00 00module machine(clk.rst,A.B.Y.Z): endmodule第4章名词解释4.1 sram , falsh memory 及 dram 的区别？sram：静态随机存储器，存取速度快，但容量小，掉电后数据会丢失, 不像DRAM®要不停的REFRESH制造成本较高，通常用来作为快取 (CACHE)记忆体使用flash :闪存，存取速度慢，容量大，掉电后数据不会丢失dram：动态随机存储器，必须不断的重新的加强（REFRESHED电位差 量，