数字逻辑第6章(1)计数器

1、6.1 计数器计数器6.2 寄存器寄存器6.5 节拍分配器节拍分配器第六章第六章 典型同步时序电路的设计典型同步时序电路的设计6.3 移位寄存器移位寄存器6.4 移位寄存器型计数器移位寄存器型计数器 时序电路的时序电路的是是的，其转换比的，其转换比较简单、明确，规律性强，一般不用化简，较容易较简单、明确，规律性强，一般不用化简，较容易进行状态分配。进行状态分配。 而一般时序电路的设计，主要讨论原始状态图而一般时序电路的设计，主要讨论原始状态图的建立、状态的化简、状态的分配等问题。的建立、状态的化简、状态的分配等问题。典型同步时序电路的设计实现典型同步时序电路的设计实现（1） 基于触发器的设计基

2、于触发器的设计（2） 基于中规模时序器件的设计基于中规模时序器件的设计（3）基于硬件描述语言的建模）基于硬件描述语言的建模1）根据已知的状态数画出状态图；）根据已知的状态数画出状态图；2）对状态进行编码；）对状态进行编码；3）画出编码后的卡诺图形式的状态表（状态矩阵）；）画出编码后的卡诺图形式的状态表（状态矩阵）；4）写出状态方程；）写出状态方程；5）选择触发器类型（本课程要求）选择触发器类型（本课程要求D或或JK）；）；6）求出触发器的最简激励方程；）求出触发器的最简激励方程；7）画出规范的电路图；）画出规范的电路图；8）进行必要的讨论。）进行必要的讨论。基于触发器的典型同步时序电路设计步骤

3、基于触发器的典型同步时序电路设计步骤状态方程法（掌握）状态方程法（掌握）激励表法、卡诺图分区法、激励表法、卡诺图分区法、状态图法（自学）状态图法（自学）S1S3S2S4Sm 计数器是一种对计数器是一种对CP脉冲进行计数的逻辑电路，它脉冲进行计数的逻辑电路，它的状态图为一个环，环中状态数的状态图为一个环，环中状态数 m 称为计数器的模。称为计数器的模。6.1 计数器计数器CP脉冲的有效脉冲的有效沿到来时改变状沿到来时改变状态态 计数器的分类计数器的分类 按数制：二进制计数器、十进制计数器、按数制：二进制计数器、十进制计数器、 任意进制计数器任意进制计数器 按功能：加法计数器、减法计数器、可逆计数

4、器按功能：加法计数器、减法计数器、可逆计数器 按时序：异步计数器（串行计数）、按时序：异步计数器（串行计数）、 同步计数器（并行计数）同步计数器（并行计数） 按码制：任意编码计数器按码制：任意编码计数器6.1.1 二进制同步计数器的设计与描述二进制同步计数器的设计与描述1）状态图：）状态图：01512345141CP2CP3CP4CP5CP15CP16CP2）状态编码：）状态编码：Q4Q3Q2Q10000000100100011010011101111010115CP1CP2CP3CP4CP5CP16CPQ4(t) Q3(t) Q2(t) Q1(t)Q4(t+1) Q3(t+1) Q2(t+1

5、) Q1(t+1)0 0 0 00 0 0 10 0 0 10 0 1 00 0 1 00 0 1 10 0 1 10 1 0 00 1 0 00 1 0 10 1 0 10 1 1 01 1 1 01 1 1 11 1 1 10 0 0 0状态转移表（次态真值表）状态转移表（次态真值表）1101001101011001111100000111101111100001011010101100001001001000101101000001111012QQ34QQ)()()()(1t11t21t31t4QQQQ QQQQ1212)1t (21231323)1t (31434241234)1t (

6、4QQQQQQQQQQQQQQQQQQQQ = = = = = = 1)1t (1QQ= = 11121221231323314342412344QDQQQQDQQQQQQQDQQQQQQQQQQD= = = = = = = =11122312341234QDQQDQQQDQQQQD= = = = = = = =)()(整理可得整理可得=1&DQQDQQDQQDQQ=1=1&CPQ1Q2Q3Q47）画出电路图）画出电路图11122312341234QDQQDQQQDQQQQD= = = = = = = =)()(4321 当采用当采用D触发器构造二进制同步计数器时，随位数触发器

7、构造二进制同步计数器时，随位数的增加，触发器输入端的增加，触发器输入端D的表达式结构是有规律的。即的表达式结构是有规律的。即任意位二进制加任意位二进制加1计数器，采用计数器，采用D触发器设计时，满足：触发器设计时，满足：8）分析）分析11i12i1iiQD1iQQQQD= = = = )(11122312341234QDQQDQQQDQQQQD= = = = = = = =)()(你能根据此规律，画出五位二进制加你能根据此规律，画出五位二进制加1计数器的电路图吗？计数器的电路图吗？1） 4）同例）同例1，得到状态方程并整理，得到状态方程并整理JK触发器形式触发器形式111)1t(12121)1

8、t(2123121231323)1t(3412341231434241234)1t(4Q0Q1QQQQQQQ3QQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQ = = = = = = = = = = = = = 5）用）用JK触发器触发器QKQJQ)1t ( = = 6）比较，求出）比较，求出Ji和和KiJ3=K3=Q2Q1J2=K2=Q1J1=K1=1J4=K4=Q3Q2Q17）电路图）电路图见教材见教材你能根据此规律，画出五位二进制加你能根据此规律，画出五位二进制加1计数器的电路图吗？计数器的电路图吗？ 8）分析）分析1KJ1iQQQJK1112i1iii= = = =

9、= = 当采用当采用JK触发器构造二进制同步计数器时，随位数的增触发器构造二进制同步计数器时，随位数的增加，触发器输入端加，触发器输入端J、K的表达式结构是有规律的。即任意的表达式结构是有规律的。即任意位二进制加位二进制加1计数器，采用计数器，采用JK触发器设计时，满足：触发器设计时，满足：以下激励表法、卡诺图分区法课件以下激励表法、卡诺图分区法课件供学生自学时参考！供学生自学时参考！011101110000KJQQ1tt )(（1101001101011001111100000111101111100001011010101100001001001000101101000001111012Q

10、Q34QQ)()()()(1t11t21t31t4QQQQ 4）根据）根据JK触发器激励表建立激励矩阵触发器激励表建立激励矩阵0000010001000000 1011010034QQ12QQ0001111044KJ12344QQQKJ= = =1011010034QQ12QQ0001111033KJ 01000100010001001011010034QQ12QQ0001111022KJ0110011001100110 1011010034QQ12QQ0001111011KJ 1111111111111111J3=K3=Q2Q1J2=K2=Q1J1=K1=1J3=K3=Q2Q1J2=K2=Q

11、1J1=K1=1J4=K4=Q3Q2Q16）电路图）电路图见教材见教材 7）分析）分析1KJ1iQQQJK1112i1iii= = = = = = 当采用当采用JK触发器构造二进制同步计数器时，随位数的增加，触发器构造二进制同步计数器时，随位数的增加，触发器输入端触发器输入端J、K的表达式结构是有规律的。即任意位二进制的表达式结构是有规律的。即任意位二进制加加1计数器，采用计数器，采用JK触发器设计时，满足：触发器设计时，满足： 将例将例1中中D触发器的激励方程变形，也可得出用触发器的激励方程变形，也可得出用JK触发器触发器设计时的规律设计时的规律11010011010110011111000

12、00111101111100001011010101100001001001000101101000001111012QQ34QQ)()()()(1t11t21t31t4QQQQ 例：已知四位二进制同步加例：已知四位二进制同步加1计数器的状态表，试用状态方计数器的状态表，试用状态方程法并采用程法并采用JK触发器进行设计。触发器进行设计。用状态方程法求解用状态方程法求解将根据状态表求出的状态方程转换成将根据状态表求出的状态方程转换成J-K触发触发器特性方程器特性方程 形式，求出激励方程形式，求出激励方程J , K。tt1tQKQJQ = = )(123412344QQQQQQQQ1tQ = =

13、)(阻塞法阻塞法与特性方程比较，有与特性方程比较，有J4=K4=Q3Q2Q1余下内容，请同学自己完成余下内容，请同学自己完成Q3原变量区原变量区例：已知四位二进制同步加例：已知四位二进制同步加1计数器的状态表，试用卡诺图分区法并采计数器的状态表，试用卡诺图分区法并采 用用JK触发器进行设计。触发器进行设计。1101001101011001111100000111101111100001011010101100001001001000101101000001111012QQ34QQ)()()()(1t11t21t31t4QQQQ tt1tQKQJQ = = )(根据根据J-K触发器特性方程触发器

14、特性方程 的特点，在现态的的特点，在现态的反变量区求反变量区求 J ,在现态的原变量区求在现态的原变量区求 。K例如：在例如：在Q3的原变量区域（子卡诺图），可求得的原变量区域（子卡诺图），可求得K3，进而求得，进而求得K3。在在 Q3 的反变量区域（子卡诺图），可求得的反变量区域（子卡诺图），可求得 J3 。123123QQKQQK= = = =123QQJ= =余下内容，请同学自己完成余下内容，请同学自己完成上述逻辑电路也可以用上述逻辑电路也可以用Verilog HDL语言来描述，然后通过语言来描述，然后通过EDA工具的输入、综合、适配、仿真、下载等设计步骤，在可编工具的输入、综合、适配、

15、仿真、下载等设计步骤，在可编程器件中形成电路。程器件中形成电路。module counter (cp, dataout) ; input cp ; output 3:0 dataout ; reg 3:0 dataout ; always (posedge cp)dataout CPQDQCQBQA思考：电路的实用性？思考：电路的实用性？电路的复位状态？电路的复位状态？电路状态的预置？电路状态的预置？如何满足迭代设计的要求？（使能输入、模溢出）如何满足迭代设计的要求？（使能输入、模溢出） 需要在主要功能之上增加一些辅助功能，对电路进行需要在主要功能之上增加一些辅助功能，对电路进行重新设计。重新

16、设计。/CLR/LDPTCP QDQCQBQARCO 说明说明0 00000清零清零1111 DCBA*并行置数并行置数11111加加1*计数计数0 QDQCQBQA*保持保持 0 QDQCQBQA0保持保持*当计数器计为当计数器计为1111，且，且T=1时，时，RCO=1。0二进制计数器的功能表：二进制计数器的功能表：实现该功能的逻辑图，即传统逻辑器件实现该功能的逻辑图，即传统逻辑器件74LS163。module v163 (clrn, clk, enp, ent, ldn, din, qout, rco) ; input clrn, clk, ent, enp, ldn ; input 3

17、:0 din ; output 3:0 qout ; output rco ; reg 3:0 qout ; always ( posedge clk ) begin if ( clrn ) qout = 0 ; else if ( ! ldn ) qout = din ; else if ( enp & ent = 1 ) qout = qout + 1 ; else qout = qout ; end assign rco = ( qout=4b1111 & ent ) ? 1 : 0 ;endmodule基于基于Verilog HDL的设计模型的设计模型描述时序操作描述时

18、序操作描述组合逻辑描述组合逻辑在在Quartus中进行功能仿真中进行功能仿真module veri163 (clrn, clk, enp, ent, ldn, din, qout, rco) ; input clrn, clk, enp, ent, ldn ; input 3:0 din ; output 3:0 qout ; output rco; reg 3:0 qout ; reg rco ; always ( posedge clk ) begin if ( ! clrn ) qout = 0 ;else if ( ! ldn ) qout = din ; else if ( ent

19、& enp = 1) qout = qout + 1 ; else qout = qout ; end always ( ent or qout ) beginif ( qout = 4b1111 & ent ) rco = 1 ;else rco = 0 ; endendmodule组合逻辑的另外组合逻辑的另外一种描述！一种描述！占用资源相同占用资源相同FPGA资源资源使用情况使用情况在在Quartus 中形成中形成 veri163 veri163 模块模块的逻辑符号的逻辑符号例例3：用：用JK触发器设计二进制模触发器设计二进制模5计数器。状态图如下：计数器。状态图如下：00

20、0001010011100Q2Q1Q0解解: 需要三个触发器，有三个无关态需要三个触发器，有三个无关态101、110、111。 000011100010001状态表状态表001001111001QQ2Q)()()(1t01t11t2QQQ 1KQJQ1QQQQQQKJQQQQQ1KQQJQ1QQQQQQQ020002021t001101011t1201222012011t2= = = = = = = = = = = = = = = )()()(1KQQJ2012= = =依据激励方程给出无关状态的检查：依据激励方程给出无关状态的检查：1KQJ020= = =0101QKQJ= = =00001

21、1111111010010001110010011101101QKJKJKJQ1t0200112202)( 经检查，本设计可以经检查，本设计可以自启动。自启动。电路图：电路图：0J0KCP0Q1J1KCP1Q21J2KCP2Q11CP22J000001010011100Q2Q1Q0画出完全状态图，实用性分析。画出完全状态图，实用性分析。111101110引起受控电路的误动作？引起受控电路的误动作？000001010011100Q2Q1Q0其余状态其余状态采用采用Verilog HDL建模建模module M5_counter ( clk, q ) ; input clk ; output 2:

22、0 q ; reg 2:0 q ; always (negedge clk) case (q) 3b000 : q = 3b001 ; 3b001 : q = 3b010 ; 3b010 : q = 3b011 ; 3b011 : q = 3b100 ; 3b100 : q = 3b000 ; default : q = 3b000 ; endcaseendmodule与状态转移表存在与状态转移表存在某种对应关系。某种对应关系。同学可到实验室完成仿真！同学可到实验室完成仿真！例例4：建立多种编码十进制计数器的状态图。：建立多种编码十进制计数器的状态图。 十进制计数器状态图十进制计数器状态图S0

23、S9S1S2S3S4S81CP2CP3CP4CP5CP9CP10CPS7S6S56CP7CP8CP分析：应采用分析：应采用4个触发器（个触发器（Q3Q2Q1Q0），），6个无关态的个无关态的 次态设为次态设为S0其余状态其余状态按要求对按要求对S0S9进行编码，可得到任意编码十进制进行编码，可得到任意编码十进制计数器的状态图。计数器的状态图。 一种自然编码十进制计数器状态一种自然编码十进制计数器状态图图0110111101111000100110101110110111001011其余状态其余状态Q3Q2Q1Q0 8421码十进制计数器状态图码十进制计数器状态图0000100100010010

24、001101001000011101100101其余状态其余状态 余余3码十进制计数器状态图码十进制计数器状态图0011110001000101011001111011101010011000其余状态其余状态 2421码十进制计数器状态图码十进制计数器状态图0000111100010010001101001110110111001011其余状态其余状态 格雷格雷BCD码十进制计数器状态图码十进制计数器状态图0000100000010011001001101100010001010111其余状态其余状态能否建立一个基于能否建立一个基于Verilog HDL的十进制计数器基础模型？的十进制计数器基

25、础模型？module M10_counter ( clk, reset, q, rco ) ; parameter S0=4B0000, S1=4B0001, S2=4B0010, S3=4B0011, S4=4B0100, S5=4B0101, S6=4B0110, S7=4B0111, S8=4B1000, S9=4B1001; input clk, reset ; output 3:0 q ; output rco ; reg 3:0 q ; assign rco = (q=S9) ? 1 : 0；/增加进位输出增加进位输出 always (posedge clk) begin if (

26、!reset) q=S0; /同步复位同步复位 else case (q) /状态转移表描述状态转移表描述 S0 : q = S1; S1 : q = S2; S9 : q = S0; default : q = S0; /其他状态其他状态 endcase endendmodule修改，实现不修改，实现不同编码的十进同编码的十进制计数器。制计数器。同学自行完成仿真验证同学自行完成仿真验证若用门级描述？若用门级描述？通用性？通用性？基于基于Verilog HDL的的同步时序电路设计模板同步时序电路设计模板module 模块名（端口名列表）；模块名（端口名列表）； parameter /定义参数定

27、义参数 input /定义输入定义输入 output /定义输出定义输出 reg /定义定义always中的被赋值变量中的被赋值变量 /门级描述组合部分门级描述组合部分 assign /描述组合部分描述组合部分 always (组合输入信号列表组合输入信号列表) begin /阻塞赋值（阻塞赋值（=） /if_else、case、for行为语句行为语句 end always (边沿信号列表边沿信号列表) / 时序部分描述时序部分描述 begin /非阻塞赋值（非阻塞赋值（=） /if_else、case、for行为语句行为语句 endendmodule6.1.2 MSI计数器计数器74LS16

28、3及其应用及其应用DCBADCBAQQQQCLRCLKRCOENPENT163LS74LD逻辑符号逻辑符号 74LS163是一个最常用的四位同是一个最常用的四位同步二进制计数器，是一个全同步器件，步二进制计数器，是一个全同步器件，其输出仅在其输出仅在CLK上升沿改变。应通过上升沿改变。应通过阅读阅读P207的逻辑图，熟记功能表和逻的逻辑图，熟记功能表和逻辑符号，辑符号，。同步清同步清“0”；同步置数；同步置数；状态保持；状态保持；加加“1”计数。计数。功能：功能：。时时，且且：当当计计数数器器计计为为保保持持保保持持计计数数加加计计数数并并行行预预置置清清零零说说明明1RCO1ENT11110

29、QQQQ011QQQQ01111111ABCD01000000RCOQQQQCLKENTENPLDCLRABCDABCDABCD= = = /74LS163功能表功能表关于关于74LS163的状态表，应发现的状态表，应发现QD是高位，是高位，QA是低位。是低位。/ M1010Q3Q1例例1：分析下列电路的逻辑功能。：分析下列电路的逻辑功能。反馈接同步清零反馈接同步清零状态变化表状态变化表：Q3Q2 Q1Q00 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 功能：功能：0

30、、1、2、10的模的模11计数器。计数器。DCBADCBAQQQQCLRCLKRCOENPENT163LS74LDCP“1”3210QQQQ&1RCO11 通过例通过例1可知，增加适当的反馈逻辑，可用可知，增加适当的反馈逻辑，可用单片单片74LS163构造实现构造实现M16的计数器电路。的计数器电路。这类电路的分析方法：这类电路的分析方法：1）设定电路初态；）设定电路初态；2）计算反馈；）计算反馈；3）查功能表；）查功能表；4）得到电路的次态；）得到电路的次态；直到出现状态循环直到出现状态循环5）状态循环中的状态数即为计数器的模。）状态循环中的状态数即为计数器的模。构造这类电路时，涉及

31、到：构造这类电路时，涉及到：1）跳越的概念）跳越的概念2）反馈电路的设计）反馈电路的设计 跳越的概念跳越的概念 当利用模为当利用模为 2n 的计数器实现模的计数器实现模 m 2n的计数器时，需要从的计数器时，需要从2n个状态中跳过个状态中跳过 K = 2n m 个多余状态，即保证计数器的正常循环个多余状态，即保证计数器的正常循环中不会出现多余状态。中不会出现多余状态。例例1的模的模11计数器就是在模计数器就是在模16的基础上跳过若干个状态实现的。的基础上跳过若干个状态实现的。起跳状态起跳状态调整后起跳状态的次态调整后起跳状态的次态需跳过的需跳过的5个个多余状态多余状态0000000100100

32、0110100100010011S0111011001012S9S8S7S6S5S4S3S15S11001011101011011110111110S12S11S13S14S0S 如果起跳状态为如果起跳状态为Sa，且需跳过，且需跳过K个状态，则个状态，则Sa的次态应从的次态应从Sa+1调整为调整为Sa+K+1。一般情况下，系统的复位信号使电路进入初态一般情况下，系统的复位信号使电路进入初态S0DCBADCBAQQQQCLRCLKRCOENPENT163LS74LDCP“1”3210QQQQ&1RCO11&reset 若电路在某时刻进入多余状态（无用状态），可能若电路在某时刻进入

33、多余状态（无用状态），可能出现三种情况。出现三种情况。1）经过有限节拍，自动进入有效状态循环。）经过有限节拍，自动进入有效状态循环。2）停在某个无用状态不再转换。）停在某个无用状态不再转换。3）在无用状态中循环。）在无用状态中循环。2）、）、3）是设计中要解决的问题）是设计中要解决的问题例例1的设计，满足的设计，满足1），为什么？请分析一下。），为什么？请分析一下。反馈电路的设计反馈电路的设计 预置位法预置位法就是当出现起跳状态就是当出现起跳状态Sa时，利用组合时，利用组合逻辑产生预置位有效电平，反馈接到控制输入端，在下逻辑产生预置位有效电平，反馈接到控制输入端，在下一个时钟有效沿到来时，使电

34、路进入一个时钟有效沿到来时，使电路进入Sa+K+1 状态。状态。 高有效预置位电平一般由高有效预置位电平一般由Sa状态中所有的状态中所有的“1”相与相与产生；低有效预置位电平一般由产生；低有效预置位电平一般由Sa状态中所有的状态中所有的“1”与与非产生非产生 。 利用单片利用单片74LS163构造构造 m 16时，可使用时，可使用74LS163级联扩展实现。级联扩展实现。 思路：利用计数控制输入端思路：利用计数控制输入端ENT和和ENP、向上进位输、向上进位输出端出端RCO、ENT与与RCO的关系进行级联扩展。的关系进行级联扩展。CLKENTENPRCO111扩展示意图扩展示意图CPCLKEN

35、TENPRCOCLKENTENPRCO123这种级联方式的速度较快，体现在：这种级联方式的速度较快，体现在：111011111111不等不等1片计到片计到1111，2、3两片已提前建立两片已提前建立RCO，一旦一旦1片的片的RCO建立，各片立刻计数。建立，各片立刻计数。例例4：分析用：分析用74LS163构造的二进制计数器的模。构造的二进制计数器的模。解：两片级联（最大模解：两片级联（最大模256），起跳状态为），起跳状态为 (00101111) 2 (47) 10 ,生成预置位信号反馈接到生成预置位信号反馈接到/CLR，跳越次态，跳越次态0。 所以，计数状态从所以，计数状态从0、1、2、.、

36、47、0、1、， 模为模为48。DCBADCBAQQQQCLRCLKRCOENPENT163LS74LDCP“1”3210QQQQ&DCBADCBAQQQQCLRCLKRCOENPENT163LS74LD7654QQQQ“1”12例例5：分析用：分析用74LS163构造的计数器的模。构造的计数器的模。DCBADCBAQQQQCLRCLKRCOENPENT163LS74LDCP“1”3210QQQQ&DCBADCBAQQQQCLRCLKRCOENPENT163LS74LD7654QQQQ“1”121&解：解：M1=8，M2=7， M=M1M2=56计数状态计数状态:00h

37、 10h 60h 07h 17h 67hmodule counter_M ( clrn, clk, enp, ent, ldn, din, qout, rco ) ; parameter din_width = d6; parameter qout_width = d6; parameter counter_size = d60; input clrn, clk, ent, enp, ldn ; input din_width-1 : 0 din ; output qout_width-1 : 0 qout ; output rco ; reg qout_width-1 : 0 qout ;

38、always ( posedge clk ) begin if ( clrn ) qout = 0 ; else if ( !ldn ) qout = din; else if ( enp & ent=1 ) if ( qout=counter_size-1 ) qout = 0 ;else qout = qout + 1 ; else qout = qout ; end assign rco=(qout=counter_size-1 & ent) ? 1 : 0 ;endmodule基于基于Verilog HDL的任意模数计数器？的任意模数计数器？参数化设计，参数化设计，M=

39、60计数状态：计数状态：0 counter_size-1 如何实现？如何实现？din counter_size-1 同时实现？同时实现？模模60计数器在计数器在Quartus中进行功能仿真中进行功能仿真在在Quartus中形成参数化的计数器模块中形成参数化的计数器模块调整参数设计一个模调整参数设计一个模100的计数器：的计数器：模模100计数器在计数器在Quartus中进行功能仿真中进行功能仿真思考题：思考题：根据可逆计数器的状态图，建立根据可逆计数器的状态图，建立Verilog HDL模型。模型。000011111101001010100110X / Z0/00/00/01/01/01/00/00/00/00/00/11/11/01/01/01/06.1.4 74LS163的其它应用的其它应用将将74LS163计数器用作寄存器计数器用作寄存器 只要将置数控制输只要将置数控制输入端入端/LD接接“0”，则当，则当CLK有效沿到来时，数有效沿到来时，数据输入端据输入端D、C、B、