第6章寄存器与计数器ppt课件

1、6.1 存放器与移位存放器 主要内容：主要内容： 触发器构成的存放器触发器构成的存放器 存放器的任务过程存放器的任务过程 4位集成存放器位集成存放器74LS175的逻辑功能的逻辑功能 移位存放器的五种输入输出方式移位存放器的五种输入输出方式 触发器构成的移位存放器触发器构成的移位存放器 4位集成移位存放器位集成移位存放器74LS194的逻辑功能的逻辑功能 移位存放器的运用举例移位存放器的运用举例6.1.1 存放器 在数字电路中，用来存放二进制数据或代码的电路称为存放器 。一个由边沿D触发器构成的4位存放器如下： 集成存放器74LS175的内部逻辑电路图及引脚图如下图 ：它的真值表如下表所示 ：

2、6.1.2 移位存放器 移位存放器的各种输入输出方式： a串行输入/右移/串行输出 b串行输入/左移/串行输出c并行输入/串行输出 d串行输入/并行输出 e并行输入/并行输出 1串行输入/串行输出/并行输出移位存放器以下图所示为边沿D触发器组成的4位串行输入/串行输出移位存放器。图6-4 串行输入/串行输出移位存放器a存放器清零b第1个CP脉冲之后c第2个CP脉冲之后 d第3个CP脉冲之后e第4个CP脉冲之后例例6-1 对于图对于图6-4所示移位存放器，画出图所示移位存放器，画出图6-6所示输入所示输入数据和时钟脉冲波形情况下各触发器输出端的波形。数据和时钟脉冲波形情况下各触发器输出端的波形。

3、设存放器的初始形状全为设存放器的初始形状全为0。图6-6 例题6-1 2并行输入/串行输出/并行输出移位存放器 图6-7 并行输入/串行输出/并行输出移位存放器任务原理：1当为低电平常，与门G1G3被启动，并行输入数据D0D3被送到各触发器的输入端D上。当时钟脉冲到来后，并行输入数据D0D3都同时存储到各触发器中。这时可从各触发器输出端并行输出数据。2当为高电平常，与门G1G3被制止，而门G4G6被启动。这时各触发器的输出作为相邻右边触发器的输入，即构成一个向右移位存放器。在时钟脉冲作用下，可从Q3端串行输出数据。3集成电路移位存放器常用集成电路移位存放器为74LS194，其逻辑符号和引脚图如

4、图6-8所示。 图6-8 集成移位存放器74LS19474LS194的真值表如表6-1所示：表6-1 移位存放器74LS194真值表例例6-2 利用两片集成移位存放器利用两片集成移位存放器74LS194扩展成一扩展成一个个8位移位存放器。位移位存放器。 图6-9 移位存放器的扩展例例6-3由集成移位存放器由集成移位存放器74LS194和非门组成的脉冲分和非门组成的脉冲分配器电路如图配器电路如图6-10所示，试画出在所示，试画出在CP脉冲作用下移位脉冲作用下移位存放器各输出端的波形。存放器各输出端的波形。图6-10 移位存放器组成的脉冲分配器电路图6-11 移位存放器组成的脉冲分配器输出波形由7

5、4LS194的真值表可得各输出端Q0 Q3的波形如图6-11所示：6.2 6.2 异步异步2n2n进制计数器进制计数器主要内容：主要内容：2n进制异步加计数器电路进制异步加计数器电路2n进制异步减计数器电路进制异步减计数器电路异步异步2n进制计数器电路的构成方法进制计数器电路的构成方法异步异步3进制加计数器电路进制加计数器电路异步异步6进制加计数器电路进制加计数器电路异步非异步非2n进制计数器电路的构成方法进制计数器电路的构成方法6.2.1 异步2n进制计数器 图图6-12 6-12 异步异步2222进制加计数器进制加计数器 1异步22进制计数器 图图6-13 图图6-12中计数器的输出波形中

6、计数器的输出波形图6-14 22进制异步减计数器异步异步2n2n进制计数器的规律：进制计数器的规律：(a)(a)异步异步2n2n进制计数器由进制计数器由n n个触发器组成，每个触发个触发器组成，每个触发器均接成器均接成TT触发器。触发器。(b)(b)各个触发器之间采用级联方式，其衔接方式由计各个触发器之间采用级联方式，其衔接方式由计数方式加或减和触发器的边沿触发方式上数方式加或减和触发器的边沿触发方式上升沿或下降沿共同决议升沿或下降沿共同决议 。T触发器的触发沿连 接 规 律上 升 沿下 降 沿加 法 计 数1iiQCP1iiQCP减 法 计 数1iiQCP1iiQCP6.2.2 6.2.2

7、异步非异步非2n2n进制计数器进制计数器 异步异步3进制加计数器以异步进制加计数器以异步4进制加计数器为根底构成进制加计数器为根底构成,实现这一点，必需运用带异步清零端的触发器。实现这一点，必需运用带异步清零端的触发器。 图图6-15 异步异步3进制加计数器电路进制加计数器电路异步异步3进制加计数器输出波形：进制加计数器输出波形： 恣意的异步非恣意的异步非2n2n进制计数器的构成方式也与上进制计数器的构成方式也与上述述3 3进制计数器一样，即采用进制计数器一样，即采用“反响清零法。反响清零法。 图6-18 异步6进制加计数器电路6.3 6.3 同步同步n n进制计数器进制计数器主要内容：主要内

8、容：22进制同步加计数器电路进制同步加计数器电路22进制同步减计数器电路进制同步减计数器电路23进制同步加计数器电路进制同步加计数器电路23进制同步减计数器电路进制同步减计数器电路同步同步2n进制计数器电路的构成方式进制计数器电路的构成方式同步同步5进制加计数器电路进制加计数器电路同步同步10进制加法计数器电路进制加法计数器电路6.3.1 6.3.1 同步同步2n2n进制计数器进制计数器1 1同步同步2222进制计数器进制计数器 图图6-19 6-19 同步同步2222进制加计数器电路进制加计数器电路 图图6-20 图图6-19中计数器的输出波形中计数器的输出波形 2 2同步同步2323进制计

9、数器进制计数器 图6-21 同步23进制加计数器电路 图6-22 图6-21中计数器的输出波形 3 3同步同步2n2n进制计数器进制计数器 根据上面引见的同步根据上面引见的同步2222进制及进制及2323进制计数器进制计数器电路，同步电路，同步2n2n进制计数器电路的构成具有一定的进制计数器电路的构成具有一定的规律，可归纳如下：规律，可归纳如下： a a同步同步2n2n进制计数器由进制计数器由n n个个JKJK触发器组成；触发器组成； b b各个触发器之间采用级联方式，第一个触各个触发器之间采用级联方式，第一个触发器的输入信号发器的输入信号J0J0K0K01 1，其它触发器的输入信，其它触发器

10、的输入信号由计数方式决议。号由计数方式决议。 假设是加计数器那么为：110220111012nnnJKQJKQ QJKQ QQ假设是减计数器那么为：110220111012nnnJKQJKQ QJKQ QQ6.3.2 6.3.2 同步非同步非2n2n进制计数器进制计数器 同步非同步非2n进制计数器的电路构成没有规律可循，进制计数器的电路构成没有规律可循，下面经过两个例子阐明它们的构成方法。下面经过两个例子阐明它们的构成方法。 1同步同步5进制加法计数器进制加法计数器 采用采用3个个JK触发器构成该计数器。同步触发器构成该计数器。同步5进制进制加法计数器的计数形状真值表如表加法计数器的计数形状真

11、值表如表6-7所示，所示，下面经过下面经过“察看法确定各个触发器的输入信号。察看法确定各个触发器的输入信号。 图6-24 同步5进制加法计数器 2 2同步同步1010进制加法计数器进制加法计数器 采用采用4 4个个JKJK触发器构成该计数器。同步触发器构成该计数器。同步1010进制加法计数器的计数形状真值表如表进制加法计数器的计数形状真值表如表6-86-8所示，所示，采用与上面类似的方法，确定各个触发器的输入采用与上面类似的方法，确定各个触发器的输入信号。信号。 J0K01 J1K1J2K2Q0Q1J3K3Q0Q1Q2Q0Q303Q Q图6-25 同步10进制加计数器电路6.4 6.4 集成计

12、数器集成计数器主要内容：主要内容：同步二进制加计数器同步二进制加计数器74LS16174LS161的逻辑功能的逻辑功能采用采用74LS16174LS161构成小于十六的恣意进制同步加法计数器构成小于十六的恣意进制同步加法计数器同步十进制加同步十进制加/ /减计数器减计数器74LS19274LS192的逻辑功能的逻辑功能采用采用74LS19274LS192构成小于十的恣意进制同步加构成小于十的恣意进制同步加/ /减计数器减计数器采用采用74LS9374LS93构成小于十六的同步十进制加构成小于十六的同步十进制加/ /减计数器减计数器74LS19274LS192的逻辑功能的逻辑功能异步十进制加法计

13、数器异步十进制加法计数器74LS9074LS90的逻辑功能的逻辑功能采用采用74LS9074LS90构成小于十的恣意进制构成小于十的恣意进制8421BCD8421BCD码加计数器码加计数器采用采用74LS9074LS90构成小于十的恣意进制构成小于十的恣意进制5421BCD5421BCD码加计数器码加计数器采用两片采用两片74LS16174LS161构成小于构成小于256256的恣意进制加法计数器的恣意进制加法计数器采用两片采用两片74LS9074LS90构成小于构成小于100100的恣意进制加法计数器的恣意进制加法计数器6.4.1 6.4.1 集成同步二进制计数器集成同步二进制计数器 其产品

14、多以四位二进制即十六进制为主，下面其产品多以四位二进制即十六进制为主，下面以典型产品以典型产品 74LS161为例讨论。为例讨论。 图图6-25 集成计数器集成计数器74LS161引脚图和逻辑符号引脚图和逻辑符号74LS161具有以下功能： 异步清零。当CLR=0时，不论其它输入信号的形状如何，计数器输出将立刻被置零。 同步置数。当CLR=1清零无效、LD=0时，假设有一个时钟脉冲的上升沿到来，那么计数器输出端数据Q3Q0等于计数器的预置端数据D3D0。 加法计数。当CLR=1、LD=1置数无效且ET=EP=1时，每来一个时钟脉冲上升沿，计数器按照4位二进制码进展加法计数，计数变化范围为000

15、01111。该功能为它的最主要功能。数据坚持。当CLR=1、LD=1，且ETEP=0时，无论有没有时钟脉冲，计数器形状将坚持不变。 例例6-4 用用74LS161构成十二进制加法计数器。构成十二进制加法计数器。解：解：1反响清零法反响清零法2反响置数法0 0 0 16.4.2 6.4.2 集成同步非二进制计数器集成同步非二进制计数器 其产品多以其产品多以BCDBCD码为主，下面以典型产品码为主，下面以典型产品 74LS192 74LS192为为例讨论。例讨论。 74LS192 74LS192具有以下功能：具有以下功能：(1) CLR=1(1) CLR=1时异步清零，它为高电平有效。时异步清零，

16、它为高电平有效。(2) CLR=0(2) CLR=0异步清零无效、异步清零无效、LD=0LD=0时异步置数。时异步置数。(3) CLR=0(3) CLR=0，LD=1LD=1异步置数无效且减法时钟异步置数无效且减法时钟CPD=1CPD=1时，那么在加法时钟时，那么在加法时钟CPUCPU上升沿作用下，计上升沿作用下，计数器按照数器按照8421BCD8421BCD码进展递增计数：码进展递增计数：0000000010011001。 (4) CLR=0，LD=1且加法时钟CPU1时，那么在减法时钟CPD上升沿作用下，按照8421BCD码进展递减计数：10010000。(5) CLR=0，LD=1，且C

17、PU1，CPD=1时，计数器输出形状坚持不变。例例6-5 利用反响置数法，用利用反响置数法，用74LS192 构成七进制加法计构成七进制加法计数器。要求采用两个不同的预置数据输入：数器。要求采用两个不同的预置数据输入：0000和和0010。解：解：74LS192在加计数方式下的形状转换图如图在加计数方式下的形状转换图如图6-33所所示，示， 6.4.3 6.4.3 集成异步二进制计数器集成异步二进制计数器 集成异步二进制计数器在根本异步计数器的根底上添加集成异步二进制计数器在根本异步计数器的根底上添加了一些辅助电路，以扩展其功能。典型产品是了一些辅助电路，以扩展其功能。典型产品是74LS93。

18、 图图6-35 集成计数器集成计数器74LS93的内部电路和引脚图的内部电路和引脚图1触发器A为独立的1位二进制计数器；2触发器B、C、D三级为独立的3位二进制计数器即八进制；3将两者级联可构成4位二进制计数器即十六进制；(4) 计数器为异步清零，R0(1)、R0(2)是清零输入端，且高电平有效。因此，74LS93实践上是一个二八十六进制异步加法计数器，采用反响清零法可构成小于十六的恣意进制异步加法计数器。而构成小于八的恣意进制计数器时，可以只利用其独立的八进制计数器，也可利用级联后的十六进制计数器。例例6-6 74LS93的内部电路如图的内部电路如图6-35所示，采用下面两种不同所示，采用下

19、面两种不同的级联方式所构成的计数器有何不同？的级联方式所构成的计数器有何不同？1计数脉冲从计数脉冲从CPA输入，输入，QA衔接到衔接到CPB；2计数脉冲从计数脉冲从CPB输入，输入，QD衔接到衔接到CPA；解：上述两种级联方式所构成的计数器都是解：上述两种级联方式所构成的计数器都是4位二进制计数位二进制计数器或十六进制计数器。但计数器输出形状的高、低位构成器或十六进制计数器。但计数器输出形状的高、低位构成方式不同：方式不同：对于级联方式对于级联方式1，二进制计数器为低位，八进制计数器，二进制计数器为低位，八进制计数器为高位，其输出形状为为高位，其输出形状为QDQCQBQA；对于级联方式对于级联

20、方式2，八进制计数器为低位，二进制计数器，八进制计数器为低位，二进制计数器为高位，其输出形状为为高位，其输出形状为QAQDQCQB；6.4.4 集成异步非二进制计数器集成异步非二进制计数器 集成异步非二进制计数器同样是在根本异步计数器的根集成异步非二进制计数器同样是在根本异步计数器的根底上扩展而成。其典型产品是底上扩展而成。其典型产品是74LS90或或74LS290，两者，两者的逻辑功能一样，但引脚图不同，它的内部电路及引脚的逻辑功能一样，但引脚图不同，它的内部电路及引脚图如图图如图6-36所示。所示。 图图6-36 集成计数器集成计数器74LS90的内部电路和引脚图的内部电路和引脚图从图中可

21、以看出：1触发器A为独立的1位二进制计数器。2触发器B、C、D三级为独立的3位五进制计数器，其计数形状范围为000100。因此74LS90的内部电路可用图6-37表示。 3将二进制和五进制计数器级联可构成十进制计数器： 假设将QA与CPB相连，CPA作为计数脉冲输入端，如图6-38a所示，那么计数器的输出端QD QC QB QA为8421BCD码十进制计数器。 假设将QD与CPA相连，CPB作计数脉冲输入端，如图6-38b所示，那么输出端QA QD QC QB为5421BCD码十进制计数器。由功能表可以看出，74LS90具有以下功能：1异步清零。R0(1)、R0(2)为清零输入端，高电平有效。

22、即当R0(1)=R0(2)=1，且S9(1)、S9(2)不全为1时，计数器的输出立刻被清零。2异步置9。S9(1)、S9(2)为置9输入端，高电平有效。即当S9(1)=S9(2)=1，且R0(1)、R0(2)不全为1时，计数器的输出立刻被置91001。3正常计数。当异步清零端和异步置9端都无效时，在计数脉冲下降沿作用下，可进展二五十进制计数。4坚持不变。当异步清零端和异步置9端都无效，且CPA、CPB都为1时，计数器输出坚持不变。例例6-6 分别采用反响清零法和反响置分别采用反响清零法和反响置9法，用法，用74LS90构成构成8421BCD码的码的8进制加法计数器。进制加法计数器。解：解：1采

23、用反响清零法。采用反响清零法。2采用反响置9法。首先衔接成8421BCD码十进制计数器，然后在此根底上采用反响置9法。8进制加法计数器的计数形状为1001、00000110，其形状转换图如图6-40a所示。 6.4.5 集成计数器的扩展集成计数器的扩展 将两片计数器分别为模将两片计数器分别为模n和模和模m相串接，可扩展为相串接，可扩展为N = nm 的计数器。在此根底上再利用前面引见的反响清的计数器。在此根底上再利用前面引见的反响清零或反响置数的方法，可构成小于零或反响置数的方法，可构成小于N = nm 的恣意进制计的恣意进制计数器。数器。 例例6-7 用两片用两片74LS161构成构成 25

24、6 进制加法计数器。进制加法计数器。 解：解：74LS161有专门的进位信号有专门的进位信号RCO，其逻辑表达式为。每，其逻辑表达式为。每片接成十六进制，两片之间串接方式有两种：片接成十六进制，两片之间串接方式有两种： 一是将计数脉冲同时送入两片的一是将计数脉冲同时送入两片的CP端，低位片的进位信号端，低位片的进位信号RCO作为高位片的使能信号作为高位片的使能信号ET及及EP，即同步方式，如图，即同步方式，如图6-41a所示。所示。 另一种是将计数脉冲送入低位片的另一种是将计数脉冲送入低位片的CP端，低位片端，低位片的进位信号的进位信号RCO作为高位片的时钟脉冲。这种方作为高位片的时钟脉冲。这种方式称为异步方式，如图式称为异步方式，如图6-41b所示。所示。 留意：假设直接将低位片的进位信号留意：假设直接将低位片的进位信号RCO作为高作为高位片的时钟脉冲，那么当第位片的