EDA技术实验讲义

1、ED服术实验讲义（配GW48-PK凉列SOPC/EDT®验开发系统）目录实验一简单门电路设计与仿真4实验二七人表决器的设计.6.实验三显示电路设计7.实验四四位全加器的设计.9.实验五序列检测器设计11实验六分频器的设计13实验七步进电机设计14实验八8051/89c51核及片上系统设计16附录1实验电路结构12附录2GW48PK2系统芯片引脚对照表22附录3ED戒术实验报告范例23实验一简单门电路设计与仿真一、实验目的1、熟悉Quartusn6.0或QuartusU9.0软件的使用方法2、通过实验掌握组合逻辑电路的EDA®理图输入设计法，通过电路的仿真和硬件验证，学会对实

2、验板上的FPGA/CPLDS行编程下载，进一步了解门电路的功能。二、实验仪器设备1、PC一台2、GW48-PK系列SOPC/ED座验开发系统三、实验原理在多路数据传送过程中，能够根据需要将其中任意一路挑选出来的电路，叫做数据选择器，也称为多路选择器或多路开关。1、输入、输出信号分析输入信号：4路数据，用D0、D、D、D3表示；两个选择控制信号，用S、So表示。输出信号：用Y表示，它可以是4路输入数据中的任意一路，究意是哪一路完全由选择控制信号决定。示意框图如图1-1所示。输入数据选择控制信号图1-14选1数据选择器示意框图2、真值表表1-14选1数据选择器的真值表输入输出DS1S0YD000D

3、)D01DD210D>D311D33、逻辑表达式Y=D0SiS°DBS。D2S1&D3S1&四、实验内容1、为本项工程设计建立文件夹(文件名不能用中文)(1) 2、输入设计项目和存盘打开原理图编辑窗口编辑4选1数据选择器的原理图在Quartus皿图形编辑方式下,从/altera/90/quartusprimitiveslogic元件库中调出4选1数据选择器设计所需要的元件，包括4个三输入端与非门、1个四输入端与非门和2个非门。按照图1-2所示的原理电路，完成4选1数据选择器原理图输入设计。图1-2中，D3D2、D1和D0是数据输入端，S1和S0是控制输入端，Y是

4、数据输出端（2）文件存盘以mux41.bdf为文件名保存在工程目录中。（3）建立工程为mux41.bdf建立工程，工程名可以与文件夹相同。（4）编译编译执行Processing/Start/Compilation命令或按工具栏中的相应按钮对设计文件进行编译和改错。3、仿真在Quartus皿波形编辑方式下，编辑mux41.bdf的波形文件，并完成输入信号D3D2、D1和DO,控制信号S1和S0电平的设置。波形文件编辑结束后以mux41.vwf为波形文件名存盘。启动仿真器“Processing/StartSimulation”命令，仿真开始，观察仿真波形进行设计电路的功能验证。波形编辑文件与仿真报

5、告文件（SimulationReport）是分开的。4、引脚锁定GW48-PIED破验开发系统选择的目标芯片为EPC6Q240C8NB择的实验电路模式5（参阅附录1）,并通过查阅附录2有关芯片引脚对照表，确定引脚分别为：D3接PIO7（锁定在第240脚）,D2接PIO6（锁定在第239脚）,D1接PIO5（锁定在第238脚）,D0接PIO4（锁定在第237脚）,S1接PIO1（锁定在第234脚），S0接PIO0（锁定在第233脚），Y接PIO8（锁定在第1脚）。5、编程下载与硬件验证最后存储这些引脚锁定的信息后，必须再编译（启动StartCompilation）一次，才能将引脚锁定的信息编译进

6、编程下载文件中完成引脚锁定后。然后打开GW4演验开发系统的电源，在菜单Tool中选择Programmer,在弹出的对话框Mode栏中选择JTAG编程模式，再选择下载文件，文件名为mux41.sof,最后单击下载Start按钮。下载成功后，选择实验电路模式5,设定输入信号D3-D0,改变S1和S0,观察输出Y的变化，硬件验证数据选择器的功能是否正确。五、实验报告详细叙述4选1数据选择器的设计流程；给出仿真图；最后给出硬件测试流程和结果（样式见附录3）实验二七人表决器的设计、实验目的1、初步了解VHDL语言；2、学会用行为描述方式来设计电路。、实验仪器设备1、PCM*2、GW48-PK系列SOPC

7、/EDA；验开发系统三、实验原理1、用七个开关作为表决器的7个输入变量，输入变量为逻辑“1”时表示表决者“赞同”；输入变量为“0”时，表示表决者“不赞同”。输出逻辑“1”时，表示表决“通过”；输出逻辑“0”时，表示表决“不通过”。当表决器的七个输入变量中有4个以上（含4个）为“1”时，则表决器输出为“1”；否则为“0”。2、七人表决器设计方案很多，比如用多个全加器采用组合电路实现。用VHDL语言设计七人表决器时，也有多种选择。常见的VHDL语言'描述方式有行为描述、寄存器传输（RTL）描述、结构描述以及这几种描述在一起的混合描述。我们可以用结构描述的方式用多个全加器来实现电路，也可以用

8、行为描述。3、采用行为描述时，可用一变量来表示选举通过的总人数。当选举人大丁或等丁4时为通过，绿灯亮；反之不通过时，黄灯亮。描述时，只须检查每一个输入的状态（通过为“1”不通过为“0”）并将这些状态值相加，判断状态值和即可选择输出。四、实验内容1. 编写上述电路的VHDL®程序，并进行编译。2. 锁定引脚，建议选择实验电路模式5。3. 编程下载与硬件验证。五、设计提示1.初次接触VHDL语言应注意语言程序的基本结构，数据类型及运算操作符；2. 了解变量和信号的区别；3. 了解进程内部顺序执行语句及进程外部并行执行语句的区别。六、实验报告要求根据以上的实验内容写出实验报告，包括七人表决

9、器的工作原理叙述，程序设计、软件编译、仿真分析、引脚锁定、硬件测试和详细实验过程：给出程序分析报告、仿真波形图及其分析报告。实验三显示电路设计、实验目的1、学习7段数码显示译码器设计;2、学习VHDL勺多层设计方法。、实验仪器设备1、PCM一台2、GW48-PK2系列SOPC/EDA实验开发系统三、实验原理1、七段数码显示工作原理（共阴极接法）abcdefg7段数码是纯组合电路，通常的小规模专用IC,如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/C

10、PLD中来实现。作为7段译码器，输出信号LED7S的7位分别接数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1;接有高电平的段发亮，丁是数码管显示“5”。注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h。2、显示代码概念abcdefg9的显示代码字型显示代码abcdefg门111111010110000匚1101101JJ11110010110011rJ01100111011111-/1110000na1111111n1111011四、实验内容1、编写7段译码器VHDL源程序

11、。显示译码输出用数码8显示译码输出2、在QuartusII软件上编译和仿真。3、锁定管脚，建议选择实验电路模式6,(PIO46-PIO40),键8、键7、键6和键5四位控制输入。4编程下载与硬件验证。5、记录系统仿真和硬件验证结果。五、实验报告要求根据以上的实验内容写出实验报告，包括7段译码器的工作原理叙述，程序设计、软件编译、仿真分析、引脚锁定、硬件测试和详细实验过程，给出程序分析报告、仿真波形图及其分析报告。实验四四位全加器的设计一、实验目的通过实验让学生熟悉Quartus皿的VHD以本设计流程全过程，掌握组合逻辑电路的文本输入设计法，通过对设计电路的仿真和硬件验证，让学生进一步了解加法器

12、的功能。二、实验仪器设备1、PCM*2、GW48-PK2系列SOPC/EDA实验开发系统三、实验原理4位全加器可看作4个1位全加器申行构成，具体连接方法如下图所示：B3A3B2A2B1A1B0A0CinS3COS2S1S0图3-1由1位全加器构成4位全加器连接示意图采用VHDL®言设计时调用其附带的程序包，其系统内部会自行生成此结构四、实验内容4. 编写1位全加器full_add1的VHDL®程序，并进行编译。5. 利用元件例化语句编写4位全加器full_adder4的VHDL®程序，并进行编译和仿真。6. 锁定引脚，建议选择实验电路模式1:键1输入4位加数，键2

13、输入4位被加数，键8输入Cin，数码管5显示相加和，D8显示进位CQ7. 编程下载与硬件验证。五、设计提示调用STD_LOGIC_UNSIGNfiD先设计一个一位的全加器包括三个输入端：a,b,cin（进位输入），两个输出端：s（和）,cout（进位输出）。四位申行进位的全加器可以利用四个一位的全加器搭建而成，其结构如上图所示，其输入端口分别为a0,a1,a2,a3,b0,b1,b2,b3,cin输出端口分别为s0,s1,s2,s3,cout。在实验中只需要先描述一位全加器，然后用component语句进行元件说明，再利用元件例化语句就可以实现四位的全加器。六、实验报告要求根据以上的实验内容写

14、出实验报告，包括4位全加器的工作原理叙述，程序设计、软件编译、仿真分析、引脚锁定、硬件测试和详细实验过程：给出程序分析报告、仿真波形图及其分析报告。实验五序列检测器设计一、实验目的1、了解状态机的设计；2、用状态机实现序列检测器的设计。二、实验仪器设备1、PCM*2、GW48-PK2系列SOPC/EDA实验开发系统三、实验原理序列检测器在数据通讯，雷达和遥测等领域中用丁检测同步识别标志。它是用来检测一组或多组由二进制码组成的脉冲序列信号。当序列检测器连续收到一组申行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1,否则输出0。由丁这种检测的关键在丁正确码的收到必须是连续的，这就要求检

15、测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。完成对序列数“11100101”的检测，当这一申序列数高位在前（左移）申行进入检测器后，若此数与预置的密码数相同，则输出“A”，否则仍然输出“B”。四、实验内容与要求1、预习序列检测器原理并写出预习报告；2、设计一个8位检测序列信号“11100101”的序列检测器；3、画出ASM图；4、用VHDL语言编写出源程序；5、在QuartusII软件上编译和仿真，6、锁定引脚。建议选择电路模式8,用键7（PIO11）控制复位信号CLR;键6（PIO9

16、）控制状态机工作时钟CLK;待检测申行序列数输入DIN接PIO10（左移，最高位在前）;指示输出AB接PIO39PIO36（显示丁数码管6）。下载后：按实验板“系统复位”键；用键2和键1输入2位十六进制待测序列数“11100101”；按键7复位（平时数码6指示显“B”）；按键6（CLK）8次，这时若申行输入的8位二进制序列码（显示丁数码2/1和发光管D8D0）与预置码“11100101”相同，则数码管6应从原来的B变成A,表示序列检测正确，否则仍为B。7、编程下载与硬件验证。四、实验报告要求根据以上的实验内容写出实验报告，包括序列检测器原理的叙述，程序设计、软件编译、仿真分析、引脚锁定、硬件测

17、试和详细实验过程，给出程序分析报告、仿真波形图及其分析报告。、实验六分频器的设计一、实验目的学习数控分频器的设计、分析和测试方法二、实验仪器设备1、PCM*2、GW48-PK2系列SOPC/EDA实验开发系统三、实验原理数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。三、实验内容与要求1、预习数控分频器原理并写出预习报告；2、设计一个数控分频器；3、用VHDL语言编写出源程序；4、在QuartusII软件上编译和仿真；5、锁定引脚和硬件验证。建议选择电路模

18、式1,键2/键1负责输入8位预置数D（PIO7-PIO0）;CLK由clock0输入，频率选65536Hz或更高（确保分频后落在音频范围）；输出FOUT接扬声器（SPKER）。编译下载后进行硬件测试：改变键2/键1的输入值，可听到不同音调的声音。四、实验报告要求根据以上的实验内容写出实验报告，包括分频器原理的叙述，程序设计、软件编译、仿真分析和详细实验过程，给出程序分析报告、仿真波形图及其分析报告。实验七步进电机设计、实验目的学习用FPG座现步进电机的驱动和细分控制、实验仪器设备1、PCM*2、GW48-PK2系列SOPC/EDA实验开发系统3、排线四根三、实验原理步进电机作为一种电脉冲一一角

19、位移的转换元件，由丁具有价格低廉、易丁控制、无积累误差和计算机接口方便等优点，在机械、仪表、工业控制等领域中获得了广泛的应用。利用FPGA设计的数字比较器可以同步产生多路PWM电流波形，对多相步进电机进行灵活的控制。通过改变控制波形表的数据、增加计数器的位数，可提高技术精度，从而可以对步进电机的步进转角进行任意细分，实现步进转角的精确控制。用FPGA实现多路PWM控制，无须外接D/A转换器，使外围控制电路大大简化，控制方式简洁，控制精度高，控制效果好。用单片机和DSP的控制都难以达到同样地控制效果。三、实验内容与要求1、预习步进电机原理，详细看教材P39卜P396.2、设计一个步进电机控制器；

20、用VHD旃言编写出源程序；在QuartusU软件上编译和仿真锁定引脚、编程下载与硬件验证。3、对步进电机控制器的原理进行叙述，程序设计、软件编译、仿真分析硬件测试。4、锁定引脚和硬件验证。建议选择电路模式5,CLK0接clock0,选择4Hz;CLK5接clock5，选择32768H4S接PIO6（键7）,控制步进电机细分旋转（1/8细分，2.25度/步），或不细分旋转（18度/步）;U_DgPIO7（键8）,控制旋转方向。步进电机的四个相ABCDp（对应程序中的YDY1、Y2、Y3）分别与PIO64,PIO65,PIO66,PIO67相接。四、实验报告要求根据以上的实验内容写出实验报告，包括

21、步进电机细分驱动原理，程序设计、软件编译、仿真分析和详细实验过程，给出程序分析报告、仿真波形图及其分析报告。原理图:iS®Ct券:(TT-可TejCTdetenuBUSMUKCLKa=i!lHlIPIN23|"己5哭厂,l»=fr=rr="«krrr_1I!JuJBbbif-rrv!fi,=-rr=t-tr-r-=:-g':镰R喳制史御电ft宝转方甘：中.,3JTTUTcmt>3OkfWK|Vdiue网而pCLHP3014(1.0)'DEC2"CHTHH5.12IBLnji面.0114*3|Eat>3.0F

22、3.Q|卜|jroft3L5r叩$DI，二侦,-,i：NTi":D；FEFT)飞CWT0|15.fi|仿真波形:IT-fiffi#Kslue14.2cLkflBi国YB1CSRiydBdlfiBiEcmiaMi13cwrqHOC回QU.一_皿B；1111_rn_J_rL_JLJ-J_LJ_L_L_jn_i一厂JOOLj：1100：f0110Xw”J.moiXLiooyoiloxdohEitWLxileat1M3rmuXQuo一烛liiaiiliiiiliiiiiilii2iiiiiBiiiiiJps!.£jDUS£.IBTLEJ.04US.iz.Taxo./us.

23、i.ooasdusLU.3U!KLX.HE14.2nzrLrLrLrLrLruTrLrLrLnjTrLrLruirLrmrLrLrLnrLrLrLrLrLrLrmrLnrT3To3i3rrrr"rirrcrnrrrrr3nrr"rnmti顶i球戏口口XF9C0J；FCCi(j厂FFOO|面5|9所口3.&即0*QFO0昵0K质口口*河00啊口打网G£玄5y4*引脚匹配:ToLocationyOBankI/OStandard<>V0PIN_222£3.3*LVTTL0Y1PIN_2193.3-VLVTTL时VPIN_21923.3-VL

24、VTTLY3吐匚岫PIN_2173.3-VLVTTLPIN_2813.3-VLVTTLglk5PINJ5233.3-VLVTTL5PIN_23923.3-VLVTTLlujdPIN_24033VLVTTL实验八8051/89c51核及片上系统设计基丁8051单片机IP核的等精度频率计单片机系统设计（LCD显示）一、实验目的了解液晶显示器的使用方法，了解等精度频率计原理，了解FPGA8051核及其外围器件的基本结构。二、实验仪器设备1、PCM*2、GW48-PK2系列SOPC/EDA实验开发系统3、排线14根，长跳线1根三、实验原理利用8051单片机核，能将图（1）（课本P324图10-17）中

25、的主要元件集成在单片机FPGA中。图（1）是一个含有等精度频率计测试模块的8051单片机系统，图中ETESTER模块的VHDL程序参看课本P318（例10-39）。单片机时钟由嵌入式锁相环提供，设在40MHz。三、实验内容与要求1、预习等精度频率计/相位计设计和液晶显示器的使用方法，详细看教材P31弘P325和白度。2、按图（1）在自己新建的工程中设计好电路图。3、用C语言编程，设计单片机程序，完成与FPG故口程序编写；用Keil软件编译，并产生下载编译代码，后缀名为：.hex。4、锁定引脚和硬件验证。建议选择电路模式5,CLK0接clock。，选择20MHz长跳线一端接clock0的16H乙

26、另一端接P180引脚，目的是提供要测量的输入频率。用14针排线连接好核心板和LCD莫块，核心板上的P197与LCD模块接口的D6相连，P225与D7相连，然后依次顺序连接好。按复位键，再按K13（任意波形，开发板左下角的4*4按键模块）显示要测的输入频率值；按复位键，再按K12（显示脉宽）；按复位键，再按K11（显示占空比）。四、实验报告要求根据以上的实验内容写出实验报告，包括等精度频率计原理和液晶显示方法，程序设计、软件编译、仿真分析和详细实验过程，给出程序分析报告、仿真波形图及其分析报告。原理图图（1）引脚匹配:ToLocationI/OBankI/OStandardCLKPIN_28L3

27、.3-VLVTTLIRSTPIN_23323.3-VLVTTL<iPOE0PIN_219233VLVTTLjPOEPIN,2J23.3-VLVTTL«POE3PIN_22623-3-VLVTTLPIN_3613,3-VLVTTLOP11PIN_3913.3-VLVTTL0P12PIN_50I3,3-VLVTTL®P13PIN_20623.3-VLVTTLPIN_20Z23,3-VLVTTLOP1!5PIN_20023.3-VLVTTLPl可PIN9723,3-VLVTTL<>P17PIN_22523.3-VLVTTLlTCLKPIN8。33,3-VLVTT

28、L<>P3O0PINJ9623.3-VLVTTL妙P3O1PIN_2O123.3-VLVTTL_>P30PIN其323.3-VLVTTLOP0E4PIN_55133VLVTTLCOUTPINJ6123,3-VLVTTLIMTPIN_223Z3.3-VLVTTLHNOPIN_513,3-VLVTTL附录1实验电路结构教码8数吗丁数码6数码5数码4数码3数码2熟码1ZZEZ岸吗器棒富s|3器房器I日日日日B扬声器CL8KCICLOCK：CLOCKSCLOCKSrpio?rpioBfFiosrpi04:rpio?I'PI07«PI02PIO11-PIO8PIO15

29、-PIO12QD16QD15O01400130D12OD11摊声器CLOCJ®CLOCKCL0CH3CLOCKDSPEAKERPI019-PI01BPI023-PI02CPIO27-PIO24PIO3bPIO29PI0G907iD6I038'I0G7Q016QD15D54D310361034键1129D1IO3370021035FPGA?CPLD目标芯片PIO39-PIO32PIO49PI04SPI015-PI012PI011-PI06PIO7PIO4PI03-PI00实验电路结构图N0.1HSHHS0H07F.7T7T.17F7F-榜码器氏昏器I馋码器I体码器作码器I倬码器

30、I倬君器I郁器Irm键8rmPI019-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44FPGA/CPLD目标芯片PI015-PI0SPI07FIEPI05PI04PI03PI02PI01PIOOCLOCKO-CLQCK2-CLOCKS_CLOCIffi-槌7键S实验电路结构图键3准2键1N0.3键4SSSSCUOCkDCLOCK；CLOCICLOCKSPIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47*PIO44QdePDEpdQdQdQD1°

31、;K串行输出显示LOADCLOCKCLEAR_r单脉冲11窿HEX键4串行输出HEXPlowFPGA/CPLD目标芯片PIO8PI09PIO11PIO15-PIO12PI07-PIO4PI03-PIOO实验电路结构图NO.4PI015-PI08SSHSSSSS昆码函码蓦I译硅仙旧码11谨岛品旧洞谨码仙I译码剧|匚=PI010-PI016PI023-PI020PID27PIO24PI031PI028FI035,PI032PI030-PI036P1043-P1040PI047PI044<Loe扫12CLOC15CLO必争61T1DAY_ro6543210I010101010101oFIPIP

32、IPIFIPIPI故构snnnQwdu.SSHHHHSH扬声器PICB-PICi女接&E旦FMO4&PIC4D接g,匕巳d,c,Ha（直接与7段显示器相接）_r-T_r_r_r_rHEXHEX1键7襟6键5键a曜3键2PIO22-PIO16PIO30-PIO24PIO38-PIO32PIQ4b-P二凹口FP3ZVCPLDPI016PI017PI013PIO19PIO20PIO21PIO22PIO23目标芯片CLDCK0CLDCK2CLOCKSCLOCM5PIO13-PIO8PI07-PIO4PIO3-PIC0实验电路结构匿NO.6八i呻r扬声器SPEAKE译明Q/XDS07D6D5D4D3D2D1'串行新涵中_TLTUHdD15_r单跚中单腕中HEX