第四章数据选择器、数值比较器、加法器、竞争冒险

1、数字电子技术基础数字电子技术基础阎石主编（第五版）阎石主编（第五版）信息科学与工程学院基础部信息科学与工程学院基础部1数据选择：数据选择：从一组输入数据通道中选择其中的一路并将其数从一组输入数据通道中选择其中的一路并将其数 据传送到唯一的公共数据输出通道上。据传送到唯一的公共数据输出通道上。数据选择器：数据选择器：实现数据选择功能的逻辑电路。实现数据选择功能的逻辑电路。数据选择器又称数据选择器又称多路开关，可控多路择一器。多路开关，可控多路择一器。通道通道1通道通道2通道通道3通道通道3数据输出数据输出通道选择通道选择信号信号0101010101010101010101010101010101

2、010101010101010101010101010101【思考思考】：比较数据分：比较数据分配器与数据选择器两者配器与数据选择器两者的异同。的异同。4.3.3 数据选择器（数据选择器（P188）2A0A1D3D2D1D0W地址信号地址信号输入信号输入信号输出信号输出信号数据选择数据选择器类似一器类似一个多掷开个多掷开关。选择关。选择哪一路信哪一路信号由相应号由相应的一组地的一组地址信号控址信号控制。制。3选择端选择端(地地址信号址信号)输入数据输入数据输出数据输出数据使能端使能端逻辑逻辑关系关系输入输入控制端控制端输入数据：输入数据：D1 D0 ; D3 D2 D1 D0 ; D7 D6

3、D5 D4D3 D2 D1D0 ；使能端使能端 E :选择端选择端2选选1：A08选选1：A2 A1 A04选选1：A1 A0输出：输出： Y =Di 。（输入地址代码）（输入地址代码）控制芯片的工作情况控制芯片的工作情况AmA0D0D1DnYE4一、一、 数据选择器的工作原理数据选择器的工作原理 现以双现以双4选选1数据选择器数据选择器74HC153为例说明数据选为例说明数据选择器的工作原理择器的工作原理 其内部电路如图其内部电路如图所示所示5输出端的逻辑式为输出端的逻辑式为10130112011101101)(1SAADAADAADAADY数据选择器数据选择器74HC153的逻辑图形符号如

4、图所示的逻辑图形符号如图所示电电路图路图图图4.3.216其中对于一个数据选择器：其中对于一个数据选择器：数据输入端:1310DD选通地址输入端、:01AA：输出端1Y附加控制端:1S0113011201110110111DY1, 0AADAADAADAASS 时，时，当当7其真值表如下表所示其真值表如下表所示S 1A1A0Y11XX0000D10001D11010D12011D13011301120111011011DY0AADAADAADAAS 时，时，当当8 作数据选择，以实现多路信号分时传送；作数据选择，以实现多路信号分时传送； 级联扩展；级联扩展； 实现组合逻辑函数；实现组合逻辑函数

5、； 在数据传输时实现并在数据传输时实现并串转换；串转换； 产生序列信号（第产生序列信号（第5 5章）。章）。 二、数据选择器的应用二、数据选择器的应用91. 用用74HC153构成八选一数据选择器构成八选一数据选择器 74HC153为双四选一数据选为双四选一数据选择器，需一片即可产生八路输入择器，需一片即可产生八路输入信号；信号； 需三位地址线控制八需三位地址线控制八路输入端；路输入端； 用最高位控制芯用最高位控制芯片的片的控制端；控制端； 两个输出端相两个输出端相或或产生输出信号产生输出信号 分析：分析：图图4.3.21100 =1=0D0 D3D0 D31. 用用74HC153构成八选一数

6、据选择器构成八选一数据选择器11输出端的逻辑式为输出端的逻辑式为7012601250120123012201210120012)()()()()()()()(DAAADAAADAAADAAADAAADAAADAAADAAAY1 =0=0D4 D7D4 D71. 用用74HC153构成八选一数据选择器构成八选一数据选择器12（1 1）数据选择器输出变量的一般表达式）数据选择器输出变量的一般表达式: :iiimDYn 120n n：数据选择器的地址变量个数：数据选择器的地址变量个数m mi i：地址变量的最小项：地址变量的最小项（2 2）表达式的特点：）表达式的特点：具有标准与或表达式的形式；具有

7、标准与或表达式的形式； 提供了地址变量的全部最小项；提供了地址变量的全部最小项；受片选端的控制：受片选端的控制：0 S时有效；时有效；01 YS时时，一般一般D Di i可以当做一个变量处理可以当做一个变量处理：可以取原变量；反变量；可以取原变量；反变量；0 0；1 1（Di=1时，时，对应的最小项在式中出现）对应的最小项在式中出现）2. 用数据选择器设计逻辑电路用数据选择器设计逻辑电路13（1）确定应该选用的数据选择器：）确定应该选用的数据选择器：; knn：地址变量个数：地址变量个数k：函数的变量个数：函数的变量个数）（或或1 kn（2）将逻辑函数化为标准）将逻辑函数化为标准“与或与或”

8、式（最小项之和的形式）式（最小项之和的形式）（3）写出数据选择器的输出函数表达式）写出数据选择器的输出函数表达式（4）对照比较，确定选择器各个输入变量的表达式）对照比较，确定选择器各个输入变量的表达式（5）画出连线图）画出连线图地址输入端：地址输入端：? iA数据输入端：数据输入端：? iD表表达达式式对对照照法法14例例1： 利用四选一选择器实现如下逻辑函数。利用四选一选择器实现如下逻辑函数。BCCBACBACBAF 与四选一选择器输出的逻辑式比较与四选一选择器输出的逻辑式比较)()()()(013120100101AADAADAADAADY可以令：可以令：0AB 1AC ADD10AD 2

9、变换变换13DBCCBACBACBAF 1)()()(0113011201110110111DY1, 0AADAADAADAASS 时，时，当当15例例1： 利用四选一选择器实现如下逻辑函数。利用四选一选择器实现如下逻辑函数。BCCBACBACBAF )()()()(013012010101AADAADAADAADY 令：令：0AC 1AB ADD 20AD 1变换一变换一13DBCCBACBACBAF 1)()()(（1 1）将逻辑函数化为标准）将逻辑函数化为标准“与或与或”式，选择地址输入式，选择地址输入端端BCCBACBACBAF （2 2）写出选择器的输出函数表达式）写出选择器的输出函

10、数表达式（3 3）对照比较，确定数据选择器各个输入端的表达式）对照比较，确定数据选择器各个输入端的表达式16CBF接线图一接线图一0AC 1AB ADD 20AD 113DA“1”D0D1D2D3A0A1YS1537421HC17例例1： 利用四选一选择器实现如下逻辑函数。利用四选一选择器实现如下逻辑函数。BCCBACBACBAF )()()()(013012010101AADAADAADAADY 令：令：变换二变换二（1 1）将逻辑函数化为标准）将逻辑函数化为标准“与或与或”式，选择地址输入式，选择地址输入端端BCCBACBACBAF （2 2）写出选择器的输出函数表达式）写出选择器的输出函

11、数表达式（3 3）对照比较，确定数据选择器各个输入端的表达式）对照比较，确定数据选择器各个输入端的表达式CBBCABCABCAF 1)()()(0AB 1AC ADD 10AD 213D18BCF接线图二接线图二A“1”D0D1D2D3A0A1YS1537421HC0AB 1AC ADD 10AD 213D19【例【例2 2】 试用试用4 4选选1 1数据选择器实现三变量函数：数据选择器实现三变量函数： 分析分析： 选择地址输入，令选择地址输入，令A1A0=AB（可任意选择）（可任意选择）)(0)()()(1)()()()(ABBACBACBACBACBACBACBACBABCACBACBAF

12、 与四选一选择器输出的逻辑式比较与四选一选择器输出的逻辑式比较0, 13210 DCDCDD将将F与与Y对照可得对照可得 CBABCACBACBAF )()()()(013012010101AADAADAADAADY 0; 1;0)(123100101 DADDDCABABCACBCBACBCBABCACBACBACBABCACBACBAFBCAA令令）（）（）（）（）（）（若令若令200, 1,321001 DCDCDDBAAABAF“1”C21【例【例3】设计一个用】设计一个用3个开关控制灯的逻个开关控制灯的逻辑电路，要求任一个开关都能控制灯的辑电路，要求任一个开关都能控制灯的由亮到灭或由

13、灭到亮。由亮到灭或由灭到亮。A B C Y 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 01101001最小项 m0m1m2m3m4m5m6m7227421mmmmYCABCBACBACBAABCCBACBACBA)()()()( CDDCDDBAAA 213001，则，则，令令D0D1D2D3A0A1YS1537421HC23BAY“1”CCDDCDDBAAA 213001，则，则，令令24例例4. 由由8选选1数据选择器数据选择器74HC151实现实现 先将所给逻辑函数写成最小项之和形式，即先将所给逻辑函数写成最小项之和形式，即ABCCA

14、BCBACBABCACBACBACBAABCCBACBACABCBACBAABCCBABBCACCBAABCCBACABAY11110001)()(ABCCBACABAY258选选1数据选择器数据选择器74HC151的输出端逻辑式为的输出端逻辑式为7012601250120123012201210120012)()()()()()()()(DAAADAAADAAADAAADAAADAAADAAADAAAYABCCABCBACBABCACBACBACBAABCCBACABAY11110001比较上面两式，令比较上面两式，令: A2A，A1B，A0=C，D1D2D3=0， D0D4=D5=D6=D

15、7=126故其外部接线图如图所示故其外部接线图如图所示比较上面两式，令比较上面两式，令: A2A，A1B，A0=C，D1D2D3=0， D0D4=D5=D6=D7=1YA2A1A0D0D1D2D3D4D5D6D7S74HC151YABC01由由8 8选一数据选择器实现所给逻辑函数的电路连线选一数据选择器实现所给逻辑函数的电路连线Y27例例4 4试用八选一电路实现三变量多数表决电路。试用八选一电路实现三变量多数表决电路。真值表A B CF0 0 000 0 100 1 000 1 111 0 001 0 111 1 011 1 11解：假设三变量为解：假设三变量为A A、B B、C C，表决结果

16、为，表决结果为F F，则真，则真值表如表所示。值表如表所示。28 在八选一电路中，将A、B、C从A2、A1、A0 输入，令 7653),(mmmmCBAFD3 = D5 =D6 =D7 =1D0 = D1 =D2 =D4 =0S0FY则可实现三变量多数表决电路，具体电路图请读者自行画出。则29用用n位输入的数据选择器，可以产生位输入的数据选择器，可以产生任何一种输入变量数不大于任何一种输入变量数不大于n+1的组的组合逻辑函数。合逻辑函数。设计时采用函数式对照法。地址端设计时采用函数式对照法。地址端作为输入端，数据输入端可以综合作为输入端，数据输入端可以综合为一个输入端。为一个输入端。301 1

17、 0 11 0 0 1+举例：举例：A=1101, B=1001, 计算计算A+B0110100114.3.4 加法器加法器31加法运算的基本规则加法运算的基本规则：（1）逢二进一。）逢二进一。（2）最低位是两个数最低位的相加，不需）最低位是两个数最低位的相加，不需考虑进位。考虑进位。（3）其余各位都是三个数相加，包括加数、）其余各位都是三个数相加，包括加数、被加数和低位来的进位。被加数和低位来的进位。（4）任何位相加都产生两个结果：本位和、）任何位相加都产生两个结果：本位和、向高位的进位。向高位的进位。32一、一、1 1位加法器位加法器1. 1. 半加器，不考虑来自低位的进位，将两半加器，不

18、考虑来自低位的进位，将两个个1 1位的二进制数相加位的二进制数相加输 入输 出ABSCO000 0011 0101 0110 1ABCOBAS33其逻辑电路及逻辑符号如图其逻辑电路及逻辑符号如图4.3.26所示所示ABCOBABABAS图图4.3.26 半加器得逻辑电路及逻辑符号半加器得逻辑电路及逻辑符号逻辑电路逻辑电路逻辑符号逻辑符号342. 全加器全加器 全加器除了加数和被加数外，全加器除了加数和被加数外，还要考虑低位的进位。其真值表还要考虑低位的进位。其真值表如左表如左表其输出端的逻辑式为其输出端的逻辑式为 输输 入入输输 出出ABCISCO00000001100101001101100

19、10101011100111111)()()(BACIABICAICBBACOCIBAIABCCIBACIBAICBAS35 由半加器组成的全加器的逻辑电路和逻辑符号由半加器组成的全加器的逻辑电路和逻辑符号如图所示如图所示)(BACIABCOCIBASABCOSCOCO1CIABSCOCOCI（a）逻辑电路逻辑电路（b）逻辑符号逻辑符号. .全加器的逻辑电路及逻辑符号全加器的逻辑电路及逻辑符号36 双全加器双全加器74LS183的内部电路是按下式构建的，的内部电路是按下式构建的，如图所示（如图所示（P194）)()(ICAICBBACOIABCCIBACIBAICBAS37二二 、多位加法器、

20、多位加法器1.串行进位加法器串行进位加法器 如图所示电路为如图所示电路为4位全加器，由于低位的进位输出位全加器，由于低位的进位输出接到高位的进位输入，故为串行进位加法器。接到高位的进位输入，故为串行进位加法器。 两个多位二进制数相加，必须利用全加器，两个多位二进制数相加，必须利用全加器，1位二位二进制数相加用进制数相加用1个全加器，个全加器，n 位二进制数相加用位二进制数相加用n个全加个全加器。只要将低位的进位输出接到高位的进位输入器。只要将低位的进位输出接到高位的进位输入38 串行进位加法器结构简单，但运算速度慢。应用串行进位加法器结构简单，但运算速度慢。应用在对运算速度要求不高的场合。在对

21、运算速度要求不高的场合。T692就是这种串行进就是这种串行进位加法器。位加法器。iiiiiiiiiiiiCIBABACOCIBASCOCI)()()()()(1输出逻辑式为输出逻辑式为392.超前进位加法器超前进位加法器 为了提高速度，若使进位信号不逐级传递，而是运为了提高速度，若使进位信号不逐级传递，而是运算开始时，即可得到各位的进位信号，采用这个原理算开始时，即可得到各位的进位信号，采用这个原理构成的加法器，就是超前进位（构成的加法器，就是超前进位（Carry Lookahead）加法器，也成快速进位（加法器，也成快速进位（Fast carry） 加法器。加法器。 输输 入入输输 出出AB

22、CISCO0000000110010100110110010101011100111111 由全加器真值表可知，由全加器真值表可知，高位的进位信号的产生是在高位的进位信号的产生是在两种情况下：两种情况下：在在AB1；在在AB1且且CI1。故。故向高位的进位信号为向高位的进位信号为iiiiiiCIBABACO)()(40设设GiAiBi为进位生成函数，为进位生成函数，Pi AiBi为进位传递函为进位传递函数，则上式可写成数，则上式可写成iiiiiiCIBABACO)()(0021012121122211111)()()()()(CIPPPPGPPPPGPPGPGCIPGPPGPGCIPGPGCI

23、PGCOiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCIBAS)(和为：和为：41 74LS283就是采用就是采用这种超前进位的原理构这种超前进位的原理构成的成的4 位超前进位加法器，位超前进位加法器，其内部电路如图所示其内部电路如图所示42逻辑图形符号如图所示。逻辑图形符号如图所示。 超前进位加法器提高了运算速度，但同时增加超前进位加法器提高了运算速度，但同时增加了电路的复杂性，而且位数越多，电路就越复杂。了电路的复杂性，而且位数越多，电路就越复杂。其中：其中：A3A0为一个四位二进制为一个四位二进制数的输入；数的输入；B3B0为另一个二进为另一个二进制数的输入；制数的

24、输入；CI为最低位的进为最低位的进位；位；CO是最高位的进位；是最高位的进位；S3S0为各位相加后的和。为各位相加后的和。A0A1A274LS283CIB0B1B2B3A3COS0S1S2S3. .超前进位加法器超前进位加法器74HC 283的逻辑符号的逻辑符号43三三 、用加法器设计组合逻辑电路、用加法器设计组合逻辑电路 如果能将要产生的逻辑函数能化成如果能将要产生的逻辑函数能化成输入变量与输输入变量与输入变量相加入变量相加，或者，或者输入变量与常量相加输入变量与常量相加，则用加法器，则用加法器实现这样逻辑功能的电路常常是比较简单。实现这样逻辑功能的电路常常是比较简单。44例例1 将将BCD

25、的的8421码转换为余码转换为余3码（码（P197）输输 入入输输 出出DCBAY3Y2Y1Y000000011000101000010010100110110010001110101100001101001011110101000101110011100解：其真值表如右表所解：其真值表如右表所示，则示，则00110123 DCBAYYYY故实现的电路如图所示故实现的电路如图所示45例例2 利用利用4位超前进位加法器位超前进位加法器74LS283器件组成的电路如器件组成的电路如图图 所示，试分析电路所能完成的逻辑功能。所示，试分析电路所能完成的逻辑功能。46解：写出各输入端的逻辑式解：写出各输

26、入端的逻辑式0BBBB,: )2(28374,: ) 1 (28374012307017127237347057167273两片的DDADDADDADDALSDDADDADDADALS47则当则当Y70时，时，74LS283(1)：A30,A2D6，A1=D5，A0D4，74LS283(2)：A3D3, A2D2，A1=D1，A0D0， CI=0,做加法后和做加法后和为为 Y7Y0=0D6D0.48则当则当Y71时，时，74LS283(1)：A31,A2D 6，A1=D 5，A0D 4，74LS283(2)：A3D 3, A2D 2，A1=D 1，A0D 0， CI=1,做加法后和为做加法后和

27、为 Y7Y0=1D 6D 0 +1, 故此电路是一个带符号位的二进制求补码电路，故此电路是一个带符号位的二进制求补码电路，Y7为符号位，输入二进制数码为为符号位，输入二进制数码为D6D0.49A B CI S CO 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 全加器的真值全加器的真值表表【例】用【例】用3-8译码器和数据选择器实现加法器。译码器和数据选择器实现加法器。50)7 , 4 , 2 , 1 (mIABCCIBACIBACIBAS)7 , 6 , 5 , 3(mABCIC

28、IABCIBABCIACO1ABCI74LS138 S1 S2 S3A1A2A0Y0Y7Y6Y5Y4Y3Y2Y1&CO&S注意：注意：A A、B B、CICI的接法的接法51)7 , 4 , 2 , 1 (mABCICIBACIBACIBAS)7 , 6 , 5 , 3(mABCICIABCIBABCIACO)()()()(BCIACIBACIBACIBAS)( 1)()()(0BCICIBACIBACIBCOBCISCOA1521 1 0 10 0 1 1-举例：举例：A=1101, B=0011, 计算计算A-B00110010二、二、1位全减器位全减器53A B BI D BO 0 0

29、0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 全减器全减器的真值的真值表表A-被减数；被减数；B-减数；减数；BI -低位的借位低位的借位D-本位差；本位差；BO-向高位的借位。向高位的借位。思考：如何用思考：如何用 74LS13874LS138实现减法器实现减法器？54A B BI D BO 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 全减器全减器的真值的真值表表7421m

30、mmmD7321mmmmBO55三、多位加法器的应用三、多位加法器的应用1 1 加法运算；加法运算；(P165)(P165)bncn-1sncn全加器全加器anbncn-1sncn全加器全加器anA2A1B2B1D2D1C(1).串行进位加法器串行进位加法器56(2).超前进位加法器（超前进位加法器（P167） 为提高运算速度，应减小或为提高运算速度，应减小或消除由于进位信号逐级传递所耗消除由于进位信号逐级传递所耗费的时间费的时间四位超前进位加法器四位超前进位加法器-74LS28357【例】【例】 试采用加法器完成试采用加法器完成8421 BCD码到余码到余3码的转换。码的转换。十进制数 84

31、21码 余 3 码DCBAY3Y2Y1Y00123456789000000010010001101000101011001111000100100110100010101100111100010011010101111002. 实现码组变换。实现码组变换。 (P168)(P168)58四位加法器A2A3A0A1B2B3B0B1C4S3S2S1S0C01CDAB余3码Y3Y2Y1Y08421BCD码0即：Y3Y2Y1Y0 = DCBA + 0011594.3.5 4.3.5 数值比较器数值比较器一、一、1位数值比较器位数值比较器首先讨论两个首先讨论两个1位二进制数位二进制数A和和B相比较的情况。

32、相比较的情况。对两个数进行比较，以判断其大小的逻辑电路。对两个数进行比较，以判断其大小的逻辑电路。比比较较器器ABYAB60真值表：真值表：ABYAB00010011001000111010BAYBA 逻辑函数表达式：逻辑函数表达式：ABBAYBA BAYBA 逻辑图：逻辑图：比比较较器器ABYAB一、一、1位数值比较器位数值比较器首先讨论两个首先讨论两个1位二进制数位二进制数A和和B相比较的情况。相比较的情况。61二、多位数值比较器二、多位数值比较器 在比较两个多位数的大小时，必须自高而低在比较两个多位数的大小时，必须自高而低地逐位比较，而且只有在高位相等时，才需要比地逐位比较，而且只有在高

33、位相等时，才需要比较低位。较低位。例例:比较比较A和和B的大小的大小,其中其中A=A3A2A1A0、B=B3B2B1B0列表分析列表分析62A3与与B3A2与与B2A1与与B1A0与与B0ABAB3A3B2A2B1A1B0A0BAB3A3B2A2B1A1B0A0BAB3A3B2A2B1A1B0A0B0A0=B01 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 00 0 1A3=B3A2=B2A3=B3A1=B1A2=B2A3=B3)()()(00112233BABABABAYBA65数据输入端数据输入端扩展端扩展端比较结果比较结果输出端输出端集成集成4位二进制比较器

34、位二进制比较器74LS85的逻辑符号图的逻辑符号图0123AAAAA 0123BBBBB 两个要比较的两个要比较的4 4位二进制数位二进制数供片间连接使用供片间连接使用66其输出端的逻辑式为其输出端的逻辑式为)(00112233)()(0011223300112233112233223333)()(0011223300112233112233223333)()()()()()()()()()()()()()()()()()()()()()()()()(BABABABABABAIBABABABAYIBABABABABABABABABABABABABABAYIBABABABABABABABABAB

35、ABABABABAY当比较两个当比较两个4位数时，应使位数时，应使I（AB)=0，I(A=B)=1。67)(00112233)()(0011223300112233112233223333)()(0011223300112233112233223333)()()()()()()()()()()()()()()()()()()()()()()()()(BABABABABABAIBABABABAYIBABABABABABABABABABABABABABAYIBABABABABABABABABABABABABABAY(式式2)(式式1)(式式3)0时，有当满足1, 0)()()(BABABAIII0

36、0112233112233223333,;,;,;1BABABABABABABABABABABA时时时的四种情况，即）说明了式（68)(00112233)()(0011223300112233112233223333)()(0011223300112233112233223333)()()()()()()()()()()()()()()()()()()()()()()()()(BABABABABABAIBABABABAYIBABABABABABABABABABABABABABAYIBABABABABABABABABABABABABABAY(式式3)(式式1)01时，有当满足1, 0)()()(

37、BABABAIIIBABABABABABA时，即的情况，）说明了式（00112233,2BABABA时，）说明了当不满足式（3(式式2)69 前面所讨论的组合电路都是在输入、输出处于稳定的逻辑前面所讨论的组合电路都是在输入、输出处于稳定的逻辑电平下进行的分析，没有考虑门电路的延迟时间对电路产电平下进行的分析，没有考虑门电路的延迟时间对电路产生的影响。生的影响。4.4 4.4 组合电路中的竞争冒险现象组合电路中的竞争冒险现象实际上，从信号输入到稳定输出需要一定的时间，即门电实际上，从信号输入到稳定输出需要一定的时间，即门电路的传输延迟时间，一般为几路的传输延迟时间，一般为几ns到几十到几十ns

38、。竞争：竞争：当一个逻辑门的两个输入信号同时向相反的逻辑电当一个逻辑门的两个输入信号同时向相反的逻辑电 平跳变，而变化的时间有差异的现象称为竞争。平跳变，而变化的时间有差异的现象称为竞争。 冒险：冒险：由竞争使电路的输出端出现了稳态下没有的干扰脉冲由竞争使电路的输出端出现了稳态下没有的干扰脉冲 （毛刺）的现象称为冒险。（毛刺）的现象称为冒险。有竞争不一定会产生冒险，有竞争不一定会产生冒险，但有冒险就一定存在竞争。但有冒险就一定存在竞争。竞争与冒险的关系：竞争与冒险的关系：70正脉冲正脉冲“1”1”型冒险型冒险负脉冲负脉冲“0”0”型冒险型冒险71例、例、2线线4线译码器中的竞争线译码器中的竞争-冒险现象冒险现象冲。输出端可能产生尖峰脉和所以或在动态过程中可能出现时，从