CMOS加法器设计

1、精选优质文档-倾情为你奉上摘 要20世纪是IC迅速发展的时代。计算机等信息产业的飞速发展推动了集成电路（Integrated CircuitIC）产业。大多数超大规模集成电路（Very Large Scale ICVLSI）在日常生活中有着广泛的应用。在这些广泛应用的运算中，加法器是组成这些运算的基本单元。在高性能微处理器和DSP处理器中，加法器的运算时间至关重要。加法器运算常常处于高性能处理器运算部件的关键路径中，特别是在算术逻辑单元中加法器的运算时间对处理器的速度起着决定性的作用。随着微处理器的运算速度越来越快，对快速加法器的需求也越来越高。本文首先介绍了几种基本的加法器类型以及其工作原理

2、，并重点分析了超前进位加法器的组成结构、结构参数以及其工作原理。同时还介绍了制约超前进位加法器速度的结构参数因素。然后设计研究了2位超前进位加法器，并重点分析了它的工作原理、系统结构，并通过tanner软件进行仿真实验，从而验证了电路的准确信。最后介绍了基于2mCMOS工艺MOSIS版图设计的规则，通过电路图绘制出它的版图，并对它的版图与电路图进行了一致性检测，进一步验证了设计的正确性。关键词： CMOS加法器；高速；超前进位；低功耗AbstractThe 20th century is the era of rapid development of the IC . the blooming

3、 development of Computer Science has led to the growth of integrated circuit (IC) devices. Most of the Very Large Scale IC (VLSI) applications. In addition, among these widely used operations, the 1-bit full adder is the building block of these operation modules. In high-performance microprocessors

4、and DSP processor, the adder computing time is of the essence. Basically, the Adder computing were often the critical path in high-performance processors computing components, especially ALU adder plays a decisive role of the speed for computing time in the processor. Along with the speed booming of

5、 microprocessors, the high demand of high-speed adder comes to the Technical and market staff table. Firstly, several basic types of adders is introduced in this assignment, as well as its working principle, and then the structure of CLA, CLA structural parameters are focused on the analysis, as wel

6、l as its working principle. the CLA structural parameters factor of CLA constraints for speed improvement is introduced in this assignment. Then the design of a two-ahead adder, and analyzed its working principle, system architecture, and simulation software by tanner to verify the circuit really su

7、re. Finally, 2m CMOS two-ahead adder the rules and layout problems are described in this assignment，the circuit diagram drawn two-ahead adder circuit layout, and its layout was consistent with the circuit test.Keywords: COMS Adder; High-speed; Carry Look-ahead; Low Power目 录专心-专注-专业1. 绪论1.1 加法器研究背景及意

8、义人类社会的发展已经进入了信息时代，各种信息技术构成了信息时代的基础。目前，与信息相关的计算机、微电子及通讯技术己经成为推动社会进步和国家发展的关键技术，而微电子技术又是信息技术的基础，因此集成电路产业己经成为整个电子信息产业的命脉。而集成电路作为现代信息产业和信息社会的基础，是改造和提升传统产业的核心技术。随着全球信息化、网络化和知识经济浪潮的到来，集成电路产业的地位越来越重要，它已成为事关国民经济、国防建设、人民生活和信息安全的基础性、战略性产业。到目前为止我国已经成为世界电子信息产品的主要生产国，对集成电路需求的增长是非常惊人的，而我们国内在这方面的供应能力显示出明显不足。发展中国的集成

9、电路，成了中国政府产业政策的主导方向。2000年6月，国务院下发了鼓励软件产业和集成电路产业发展的若干政策，引导、鼓励资金、技术和人才等资源投向集成电路产业。加法器作为各类集成电路模块的核心部件，其重要性不可忽略。加法运算是最重要最基本的运算，所有的其他基本算术运算，如减法、乘法、除法运算等最终都能归结为加法运算1。在算术逻辑单元（ALU）完成的操作中，逻辑操作是按位进行，各位之间彼此无关，不存在进位问题，这使得逻辑运算速度很快，且是一个常数，不需进行过多的优化工作。但对于算术操作来说，因为存在进位问题，使得某一位计算结果的得出和所有低于它的位相关。因此，为了减少进位传输所耗的时间，提高计算速

10、度，人们设计了多种类型的加法器，然而高速、低耗加法器的设计一直是研究的热点。随着微电子技术的发展，处理器、计算机的字长成倍的增加，长加法器也就应运而生。长加法器优化设计的主要目标是高速、低耗、资源（面积）开销小，其关键是构思高速、高效的进位算法与结构。近三十年来，不断的涌现出一流的高速加法器:超前进位加法器、跳跃进位加法器、树形结构加法器、对数跳跃进位加法器、混合超前进位/选择进位加法器、顶层进位级联超前进位加法器等。这些高速、高效的进位方法一般都是在超前进位基础上的改进或者混合进位。因此，超前进位加法器（简称CLA）很自然地成为优化设计比较的基准。再加之CMOS工艺技术的进步，使之速度可以更

11、进一步得到提高。当今，加法器的设计面临两大课题，首先是如何降低功耗。随着便携式IC产品例如MP3播放器，手机和掌上电脑等的广泛使用，要求IC工程师对现有运算模块的性能作进一步改进，尤其是在电路的功耗和尺寸方面。由于现在相应的电池技术难以和微电子技术的发展速度匹敌，这使得IC设计师遇到了许多限制因素，比如高速，大吞吐量，小尺寸，低功耗等。因此，这使得研究低功耗高性能加法单元持续升温。另一方面就是如何提高加法器的运算速度。因为加法运算存在进位问题，使得某一位计算结果的得出和所有低于它的位相关。因此，为了减少进位传输所耗的时间，提高计算速度，人们设计了多种类型的加法器，如超前进位加法器（Carry-

12、 Lookahead Adders，CLA），曼彻斯特加法器（Manchester Adder）、进位旁路加法器（Carry- Skip Adders， CSKA）、进位选择加法器（Carry- Select Adders，CSLA）等。它们都是利用各位之间的状态来预先产生高位的进位信号，从而减少进位从低位向高位传递的时间。1.2 本论文的主要工作内容本文在介绍其它基本加法器的基础上，进一步详细介绍了超前进位加法器，它避免了串行进位加法器的进位延迟，提高了速度，虽然加了超前进位部分，但仍比选择进位加法器占用资源少，因此超前进位加法器成为优化设计比较的基准。基于以上理论，在仿真实验部分采用数字设

13、计方法进行加法器电路设计，基于T-spice仿真器，进行了超前进位加法器的仿真，验证了超前进位加法器的各种性能。再根据电路图制作出版图，并进行了一致性检测。本文内容安排：第一章：概述加法器研究背景及意义。第二章：简单介绍了几种常见的加法器以及它们的工作原理，通过对比得出不同加法器各自的优缺点。其中详细阐述了超前进位加法器的组成结构、结构参数以及其工作原理。第三章：设计一个2位二进制超前进位加法器电路，并进行仿真。第四章：根据第三章设计的电路图绘制出它的版图。最后对本文的设计做出结论。2. 基本加法器2.1 加法器数字电子计算机能进行各种信息处理，其中最常用的是各种算数运算。因为算数中的加、减、

14、乘、除四则运算，在数字电路中往往是将其转化为加法运算来实现的，所以加法运算是运算电路的核心。能实现二进制加法运算的逻辑电路称为加法器2。2.1.1 半加器不考虑低位来的进位，只对两个一位二进制数相加的运算称为半加。实现半加运算的电路叫做半加器（Half Adder），简称HA。两个一位二进制数相加的真值表如表2.1所列，由表2.1可直接写出半加器的输出逻辑函数表达式： （2.1-1） （2.1-2）表2.1半加法器真值表0011010101100001其中，S为X和Y相加的和，C为X和Y相加的进位输出，从公式可以看出半加器实质上也就是逻辑电路中的异或门。图2.1（a）是基于NAND2门设计的半

15、加器，而图2.1（b）是基于NOR的设计。这两个设计电路相比较而言，NAND设计比较合适，因为它避免了串联的PFET链，但这个差别并不是一个主要因素3。 图2.1（a）NAND2逻辑 图2.1（b）基于NOR的电路2.1.2 全加器 在实际作二进制加法运算时，一般来说两个加数都不会是一位，而是多位的。因而需要考虑从低位而来的进位，相对于半加器而言，这种能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器4，其真值表参见表2.2所列。表2.2 一位全加器的真值表说明000011110011001101010101000101110110

16、10010+0+0=000+0+1=010+1+0=010+1+1=101+0+0=011+0+1=101+1+0=101+1+1=11其中，为两个一位的加数，为来自低位的进位，为和，为向高位的进位。根据真值表可以得出全加器的逻辑表达式： （2.1-3） （2.1-4） （2.1-5）假设，表示两个加数，表示和，表示来自低位的进位，表示向高位的进位。其逻辑符号如图2.2(a)所示，逻辑电路图如图2.2(b)所示。 图2.2（a）全加器符号及功能表 图2.2（b）全加器逻辑电路2.2 串行进位加法器一般地，将两个n位的字相加产生一个n位的和及一个进位输出位，后者可以作为另一个更高位加法器的进位输

17、入，或者作为一个溢出标志。图2.3为它的一般符号。串行进位加法器实际上是相加三个二进制字。一个n位的串行进位加法器要求n个全加器串联起来，其中进位输出位用来作为下一列的进位输入。图2.4为一个4位字的串行进位加法器的情形。图2.3 一个N位加法器串行进位加法器的结构易于连接相邻的电路，正是由于这一特点，使这个设计的速度较慢。因为任何一个全加器只有当它的输入进位有效时其输出才有效，最左边的电路是最后响应的。只有在此时，全加器输出字的结果才有效。对于这种方式，因高位运算必须等到低位进位来到后才能进行。因此，它的延迟非常可观，这对速度要求比较高的器件显然达不到要求。为此，需要对此电路进行改进5。图2

18、.4 4位串行进位加法器2.3 进位选择加法器 进位选择加法器又称为CSA加法器，其主要思想即将前一级的进位先假定为或者0，之后分别计算出一个结果，然后再用前一级的进位来选择得到相应的结果，这样后级的计算就不用等候前一级的进位，而是和前级的计算并行进行，之后再做一个选择，从而达到快速运算的目的，当然所付出的代价是它要增加加法器和MUX以及相应的互联线，牺牲一定的面积和功耗。如果速度比起所占面积来更为重要，那么这一设计就十分合适。进位选择加法器也可以采用多层构成，但硬件成本会相应增加。 从另一角度考察进位选择加法器，不难发现其工作原理的根本思路是：对于局部同时计算出不同情况下的结果，然后在更大的

19、局部（以至于全局范围）内利用各方面的信息的相互支配关系，因而可以只需要通过适当的选择就能够迅速得到整个区间在两种不同情况下的计算结果。 这种思想方法在高速算术运算中得到了广泛的应用，如迭代式乘法器和除法器运算中运算结果从有符号数字记数法形式转换成无符号数字记数法的传递中转换算法以及通过选择实现舍入等等。应当注意的是：在进位选择加法器中，用于选择的信号扇出负载为x-y+l。由于加法器构造过程中，每向后一级，加法器位宽都会拓宽其两个子加法器位宽之和，因而这两个选择信号的扇出负载也会逐级提高，因而各个多路选择器（MUX）的数据选取速度也会逐级降低。2.4 进位旁路加法器进位旁路加法器设计加速一个宽位

20、加法器，它使进位绕过整个加法器的一部分进行传播6。对4位加法器的情形，这一概念显示在图2.5（a）中。进位输入位表示成，而加法器本身产生一个进位输出位。进位旁路电路包括两个逻辑门。AND门接受进图2.5（a）进位旁路逻辑 图2.5（b）一般形式位输入位并且将它与这一组的传播信号进行比较，上式中运用了各自的传播信号值。AND门的输出与进行OR操作以产生这一级的输出： （2.4-1）如图2.5所示, 表示i至i+3这一组的块传播信号。如果，那么这一组的进位输出由的值来决定。如果当进位输入位时，那么这一组的进位输入就自动的送入加法器的下一组。“进位旁路”的名字来自如下的事实，即如果条件为真，则进位输

21、入位越过整个块。图2.5(b)为k位一组时的一般情况。一个进位旁路块的尺寸k会影响这一设计的整体速度。已经证明，使一个n位加法器延时最小的最优旁路的尺寸可以估计为： （2.4-2）进位旁路电路还可以嵌套以构成多层次的电路。2.5 进位保留加法器进位保留加法器所基于的概念是一个全加器实际上有三个输入而产生两个输出如图2.6所示。虽然我们通常把第三个输入与进位输入联系起来，但它同样也能作为一图2.6进位保留加法器符号个“普通”值7。我们可用n个单独的加法器来构成一个n位的进位保留加法器， 如图2.7所示。“进位保留”这个名字来自如下事实，即先保留进位输出字而不是立即用它来计算最终的和。图2.7构成

22、一个n位的进位保留加法器 进位保留加法器在需要相加两个以上的数时非常有用。由于这一设计自动避免了在进位输出位中的延时，因此一个进位保留加法器链比起用标准加法器或者用时钟控制的同步电路周期性的操作要快。2.6 超前进位加法器对于两个多位数相加的情况，每一位都是带进位相加，这时，只要依次将低位的进位输出接到高位的进位输入，就可以构成多位加法器。对于多位加法器而言，每一位的相加结果都必须等到低一位的进位产生以后才能建立起来，那么这种加法器的缺点也是显而易见的8。就 4 位加法器算法而言，在最坏情况下，做一次加法运算需要经过 4 个全加器的传输时间才能得到最终运算结果。对串行进位加法器研究可得，运算的

23、延迟主要是由于进位的延迟引起的，为了提高运算速度，必须尽量减小由于进位信号逐级传递所耗费的时间。所以最好能在相加运算一开始就得到高位的进位输入信号。根据上述原理，如果通过逻辑电路事先得出加到每一位全加器上的进位输入信号，而不是从最低位开始逐位传递进位信号，就可以有效地提高运算速度，节省运算时间。把实现这种加法的器件叫做超前进位加法器。超前进位链能够有效减少进位的延迟，它由进位门产生进位，各进位彼此独立，不依赖于进位传播。因此延迟非常小，速度非常高。既然进位已经解决，则加法器的值 也不存在问题。 （1）CLA的原理设一个 n 位的加法器的第 i 位输入为 、，输出 和 ，其中是低位来的进位， (

24、i=n-1，n-2，1，0)是向高位的进位，是整个加法器的进位输入，而是整个加法器的进位输出。则 (2.6-1) (2.6-2)令： (2.6-3) (2.6-4)则： (2.6-5)只要 ，就会产生向 i+1 位的进位，称 g 为进位产生函数；同样，只要，就会把传递到 i+1 位，所以称 p 为进位传递函数。把式(2.6-5)展开得到： (2.6-6)随着位数的增加式(2.6-6)会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。一旦进位()算出以后，和也就可由式(2.6-1)得出。使用上述公式来并行产生所有进位的加法器就是超前进位加法器。产生 和 需要一级门延迟，需要

25、两级，需要两级，总共需要五级门延迟。与串联加法器（一般要 2n 级门延迟）相比，（特别是 n 比较大的时候）超前进位加法器的延迟时间大大缩短了。（2）CLA的组成直接使用式（2.6-6）形成的电路是不规则的，并且需要长线驱动，需要大驱动信号和大扇入门。当位数较多时，这种实现方式不太现实。我们可以改进超前进位电路，使其具有规则性。改进后的CLA由加法器单元、进位辅助电路和超前进位单元（LAC）3种单元电路组成。其中加法器单元和进位辅助电路一起构成完整的底层CLA模块。底层CLA模块可直接级联成底层CLA10。当级联数较大，底层CLA模块间进位延迟时间太长，可以将l2个底层CLA模块与组位数为l2

26、的超前进位单元LAC一起组成二层CLA模块。由LAC给底层模块提供进位输入，提高进位速度。二层CLA模块亦可直接级联成二层CLA，如图2.8所示。同理，可组成m层CLA模块和m层模块级联CLA。图2. 8 CLA结构（3） CLA底层模块 对于n位加法器，假设n=2k，其中k为整数。选择一个位的位置i，设它是4的倍数对从i至i+3位构成一个4位的CLA电路。它用“产生”和“传播”位来产生通常的进位输出位 ，和，但同时也计算出块产生信号G和块传播信号P它们代表了i至i+3这一组的整体特性并且能够送到加法器的更高位部分。块产生信号CT的逻辑表达式为: （2.6-7）块传播信号P的逻辑表达式为： （

27、2.6-8）图2.9 底层4位超前进位加法器模块根据式（2.6-1），（2.6-3），（2.6-4），（2.6-5），(2.6-7)，和（2.6-8）可得CLA底层模块（l1=4，k1=0）电路图，如图2.9所示。（4）超前进位单元LAC（Look Ahead Carry）以12=4，k2=0的LAC单元为例，由（2.6-5），（2.6-7），（2.6-8）式可得：图2.10 16位LAC逻辑图 （2.6-9） （2.6-10） （2.6-11） （2.6-12） （2.6-13）由式（2.6-10），（2.6-12）和（2.6-13）可得超前进位单元LAC的逻辑电路图，见图2.10 LAC与

28、底层模块相比，无加法器单元而与进位辅助单元逻辑上基本相同。本章小结本章内容主要介绍了几种基本的加法器以及它们的工作原理，并进一步通过比较得出了它们各自的优缺点，串行进位加法器的运算速度较慢，而选择进位加法器、进位旁路加法器和进位保留加法器它们虽然在运算速度上有所提高，可是它们却增加了面积，从而功耗升高。超前进位加法器（CLA）设计用来克服由于进位影响引起的时间滞后。详细的介绍了超前进位加法器的组成、结构和原理。超前进位加法器是由加法器单元、进位辅助电路和超前进位单元（LAC）3种单元电路组成，其中加法器单元和进位辅助电路一起构成完整的底层CLA模块，而超前进位单元级联可组成二层LAC模块。因此

29、我们在选择加法器的时候，可以根据我们的具体需要去选择相适应的加法器。3. 超前进位加法器设计及仿真3.1 超前进位加法器电路仿真实验环境本文采用数字设计方法进行加法器电路设计，仿真的软件平台采用Tanner Research公司的tanner tools Pro EDA工具，基于T-spice仿真器，W-Edit波形观察器查看波形，进行了超前进位加法器的仿真，验证超前进位加法器的各种性能。Tanner Pro EDA11工具是由Tanner Research公司开发的系列集成电路设计软件，包括前端设计工具（Front End Tools）、物理版图设计工具（Physical Layout To

30、ols）和验证工具（Verification Tools）等。前端设计工具包括：电路设计工具（S-Edit）、仿真验证工具（T-Spice）、波形分析工具（W- Edit）；物理版图设计工具包括：L-Edit版图编辑器（L-Edit Layout Editor）、L-Edit交互式DRC验证工具（L-Edit Interactive-DRC）、电路驱动版图工具（Schematic Driven Layout）、L-Edit标准单元布局布线工具（L-Edit Standard Place and Route）和器件自动生成工具（Device Generators）；验证工具包括：设计规则验证工具

31、（L-Edit Standard DRC）、版图与电路图一致性检查工具（L-Edit LVS）、提取工具（L-Edit Spice Netlist Extraction）、节点高亮工具（L-Edit Node Highlighting）等。用整套Tanner软件设计集成电路的流程12如图所示：图3.1用Tanner软件设计集成电路的流程 与其他集成电路设计软件相比，Tanner EDA工具最大的有点就是它是在Windows平台上面开发的集成电路设计软件，容易操作，使工程师和初学者能够很容易学习和设计集成电路，而且它的价格低廉，适应中小型集成电路设计公司使用，尤其是其中的L-Edit版图编辑器，

32、在国内应用范围广泛，具有知名度。3.2 超前进位加法器电路仿真电路图及仿真结果本文采用先部分后整体的原则，依次画出2位超前进位加法器的各个小单元器件，如反相器、与或门及异或门，当每个小单元器件都绘制完成后，再进行2位超前进位加法器的拼接。首先介绍各个小单元晶体管级电路设计与仿真。（1）反相器的晶体管电路及仿真。1）打开S-Edit程序：执行tanner S-Edit目录下的sedit.exe文件。2）选择FileSave As命令打开“另存为”对话框，在“文件名”文本框中输入新文件名反相器。3）环境设置：S-Edit默认的工作环境是黑底白线，本文修改为白底黑线。再选取SetupColors命令

33、，打开Color将各颜色设置成图3.2所示的状态。图3.2 S-Edit工作环境的设置4）浏览组件库：选择 ModuleSymbol Browser 命令，打开 Symbol Browser 对话框，单击 Add Library按钮，在TannerS-Editlibrary目录下引入 scmos.sdb，spice.sdb，pages .sdb 与 element.sdb这几组件库中的模块。5）从组件库引用模块：从元件库中选择NMOS、PMOS、Vdd和GND这4个模块到反相器文件。6）编辑反相器：将各元件位置移成图3.3所示：图3.3 各元件位置 图3.4（a）反相器晶体管电路 图3.4（b

34、） 反相器仿真结果通过对仿真波形图输入、输出进行分析，可以制得表3.1：表3.1 反相器的仿真分析表TIMEA B0-30ns30-60ns60-90ns90-120ns120-150ns150-180ns180-210ns210-240ns240-270ns270-300ns0 1 0 1 0 1 0 1 0 1 1010101010300-330ns360-390ns390-400ns010101由表3.1可得，当A为0时，反相器的输出端B=0，当A为1时，反相器的输出端B=1，满足反相器的设计要求。反相器晶体管电路的操作步骤基本相同，以下与或门、异或门和2位超前进位加法器的具体操作步骤本

35、文在此不在做详细说明。（2）异或门的逻辑及晶体管电路、仿真。图3.5（a） 异或门逻辑 图3.5（b） 异或门晶体管电路图3.6 异或门的T-spice参数设置图3.7 异或门的仿真结果通过仿真波形图输入、输出进行分析，可以制得表3.2：表3.2 异或门的仿真分析表TIMEA B S0-60ns60-90ns90-120ns120-150ns150-180ns180-240ns240-300ns300-330ns330-360ns360-390ns0 1 1 0 0 1 1 1 0 0 1 1 0 1 1 0 0 1 1 1 1110001110由表3.2可得，当A，B同时为1时，异或门的输出

36、端S=0，当A，B一个为1、另一个为0时，异或门的输出端S=1，满足异或门的设计要求。（3） 与或门的逻辑及晶体管电路、仿真。图3.8（a） 与或门逻辑 图3.8（b） 与或门晶体管电路图3.8（c） 与或门的T-spice参数设置图3.8（d） 与或门的仿真结果通过仿真波形图输入、输出进行分析，可以制得表3.3：表3.3 与或门的仿真分析表TIME A B C D Q0-30ns30-60ns0 1 0 0 0 1 1 1 0160-90ns90-120ns120-150ns150-180ns180-210ns210-240ns240-270ns270-300ns300-330ns330-3

37、60ns360-390ns1 0 0 1 1 1 1 0 0 1 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 0 0 0 1 1 1 1 0 0 11 1 1 00 1 0 101000101010由表3.3可知，当A和B有一个0，C和D有一个0时，与或门的输出端Q=0，当A和B同时是1或C和D同时为1时，与或门的输出端Q=1，满足与或门的设计要求。（4）2位超前进位加法器的逻辑和晶体管电路、仿真。 本论文的2位超前进位加法器由异或门、与或门、与门组成。如图3.9（a）：图3.9（a） 2位超前进位加法器的逻辑图3.9（b） 2位超前进位加法器的晶体管电路 图3.10 2位

38、超前进位加法器的T-spice的参数设置图3.11 2位超前进位加法器的门级仿真结果（1）图3.12 2位超前进位加法器的门级仿真结果（2）通过对仿真波形图输入、输出进行分析，可以制得表3.4：表3.4 2位超前进位加法器的门级仿真分析表TIMEA0 B0 C0 A1 B1 S0 S1 C10-30ns30-60ns60-90ns90-120ns120-150ns150-180ns180-210ns210-240ns240-270ns270-300ns300-330ns330-360ns360-390ns0 1 1 0 0 1 1 0 1 0 0 0 1 1 1 1 1 1 0 0 0 1 0

39、 1 1 1 1 0 0 1 0 0 1 1 0 1 0 1 1 1 0 1 1 0 0 1 1 0 1 0 0 0 1 1 11 1 1 0 00 1 0 1 10 1 00 0 11 0 11 1 01 0 10 0 11 1 00 1 10 1 00 0 11 0 11 1 01 0 1 由表3.4可知，所设计的2位超前进位加法器满足设想的设计要求。本章小结 本章主要阐述了仿真的实验环境、介绍了Tanner pro软件的基本概念及操作步骤，并对组成2位超前进位加法器的各个单元逻辑及晶体管电路进行设计绘制，同时对这些电路进行T-spice波形仿真。最后将这些单元组合成完整的2位超前进位加法

40、器，进行仿真。4. 基于2umCMOS超前进位加法器版图设计版图（Layout）是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则 。版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。版图设计流程13：图4.1 版图设计流程1）系统规范化说明（System Specification）包括系统功能、性能、物理尺寸、设计模式、制造工艺、设计周期、设计费用等等。2）功能设计（Function Desig

41、n）将系统功能的实现方案设计出来。通常是给出系统的时序图及各子模块之间的数据流图。3）逻辑设计（Logic Design） 这一步是将系统功能结构化。通常以文本、原理图、逻辑图表示设计结果，有时也采用布尔表达式来表示设计结果。4）电路设计（Circuit Design）电路设计是将逻辑设计表达式转换成电路实现。 5）物理设计（Physical Design or Layout Design）物理设计或称版图设计是VLSI设计中最费时的一步。它要将电路设计中的每一个元器件包括晶体管、电阻、电容、电感等以及它们之间的连线转换成集成电路制造所需要的版图信息。6）设计验证（Design Verific

42、ation）在版图设计完成以后，非常重要的一步工作是版图验证。主要包括：设计规则检查（DRC）、版图的电路提取（NE）、电学规检查（ERC）和寄生参数提取（PE） 4.1 版图设计规则用特定工艺制造电路的物理掩膜版图都必须遵循一系列几何图形排列的规则，这些规则称为版图设计规则。设计规则是以晶圆厂实际制造过程为基准，经过实际验证过的一整套参数，是进行版图设计必须遵守的规则，版图设计是否符合设计规则是流片是否成功的一个关键。设计规则包括几何规则、电学规则以及走线规则。设计规则可分类为：1）拓扑设计规则（绝对值）：最小宽度、最小间距、最短露头、离周边最短距离）；2）设计规则（相对值）：最小宽度w=m

43、、最小间距s=n、最短露头t=l、离周边最短距离d=h（由IC制造厂提供，与具体的工艺类型有关，m、n、l、h为比例因子，与图形类形有关）；3）宽度规则（width rule）：宽度指封闭几何图形的内边之间的距离。在利用DRC(设计规则检查)对版图进行几何规则检查时，对于宽度低于规则中指定的最小宽度的几何图形，计算机将给出错误提示。图4.1最小宽度、最大宽度4）间距规则（Separation rule）：间距指各几何图形外边界之间的距离。 图4.2（a）同一工艺层的间距(spacing) 图4.2（b）不同工艺层的间距(separation)5）交叠规则（Overlap rule）交叠有两种形

44、式：<1>一个几何图形内边界到另一个图形的内边界长度（intersect）<2>一个几何图形外边界到另一个图形的内边界长度（enclosure）图4.3（a） Intersect 图4.3（a） enclosure制定设计规则的主要目的是为了在制造时能用最小的硅片面积达到较高的成品率和电路可靠性。（1）本论文设计使用的设计规则设计规则随工艺的不同而改变。因为L-Edit的编辑环境预设在P型基板上，所以本次版图设计采用N阱工艺。设计规则采用MOSIS规则。MOSIS版图设计规则属于准则，是由美国MOSIS集团制定的。此规则中值定为=2um。设计规则具体内容如下：图4.4

45、MOSIS版图设计规则4.2 CMOS的版图绘制（1）CMOS电路中晶体管尺寸的估算1）反向器尺寸的确定 由于NMOS管和PMOS管中载流子的迁移率不同（即uN=2uP）当NMOS管和PMOS管的尺寸相等时，下降时间比上升时间短。而上升时间会与下降时间近似相等并使平均传递时间变短、电路速度变快时，则PMOS沟道的宽度是NMOS的二倍左右，但是电路布局面积、动态功耗会因此增加。图4.5为晶体管最小尺寸的设计规则，下面就以最小尺寸的反相器为例，以模型来进行简单分析。假n管的迁移率为p管的4倍，因图4.5 晶体管最小尺寸的设计规则此要使得上升时间与下降时间相等，那么p管的沟道宽度要是n管的4倍。在理

46、想状况下考虑，n沟道与p沟道的电容参数是一样且长度也相同，因此负载电容大小与各栅极宽度成正比，其中包含了栅极电容与扩散电容。另外，电阻性欲迁移率和长宽有关，所以4倍宽的p管与单倍宽的n管有相同的电阻值R，而最小宽度的p管其电阻值为n管的4倍（4R）。最小尺寸的反相器的负载为两个最小尺寸的MOS，负载电容为2C，所以两个最小尺寸反相器串联所需的延迟时间为 （4.1）经过晶体管尺寸大小调整之后，p沟道的宽度为n沟道的4倍而长度不变，因此其负载包括一个最小尺寸的MOS和一个4倍最小尺寸的MOS，所以负载电容为5C，经过调整之后的串接反相器所需的延迟时间为 （4.2）由此可知道要保证逻辑电平从低到高和

47、从高到低的两种变化速度相同，则上拉管的宽度必须是下拉管宽度的3到4倍。而对于异或门，在晶体管串联的地方需要使用更宽的晶体管。或非门的上拉管网络由两个P型晶体管串联而成。因此P型晶体管必须是N型晶体管的3到4倍宽，这两种管子的有效电阻才可能相等。再根据设计规则，这个单位晶体管的尺寸为： 2）其它晶体管尺寸的确定确定了单位晶体管以后，其它的晶体管的尺寸都可以将单位晶体管按比例放大而得到。下面就来确定异或门中其它的晶体管尺寸。由于与非门电路中的各级门都不存在驱动大负载的情况，所以不需要考虑驱动大负载的情况下前一级门电路尺寸对次一级门时延的影响。因此对于第一级中的两个反相器，其尺寸可以完全与最后一级反

48、相器的尺寸相同，也就是下拉管的尺寸等于单位晶体管的尺寸，而上拉管的尺寸为，。对于各级异或门，由于上拉管网络晶体管的宽度是下拉管网络晶体管的两倍，下拉管网络晶体管与单位晶体管相同，因此最终确定异或门的上拉管网络的PMOS宽度为 ，下拉管网络的NMOS宽度为，长度则均为。（2）反相器版图的绘制反相器是最简单的CMOS电路，它的版图也相对简单。由图3.2（a）可以看出反相器是由PMOS、NMOS输入和输出组成。而PMOS和NMOS的步骤基本相同，以PMOS为例，其版图各层的顺序是：N阱；P Select；有源区；多晶硅；有源区接触孔。NMOS没有N阱，步骤中的P Select换为N Select，其它均相同。以下为PMOS版图绘制的步骤：1）绘制N阱，如图4.2 (a)；2）绘制P Select，如图4.2(b)；3）绘制有源区，如图4.2(c)；3）绘制栅极多晶硅，如图4.2(d)；4）绘制有源区接触孔，如图4.2(e)。