计算机组成原理第四章08年

1、第四章第四章 存存 储储 器器4.1 概述概述4.2 主存储器主存储器4.3 高速缓冲存储器高速缓冲存储器4.4 辅助存储器辅助存储器 存储器是计算机的记忆部件。计算机中的全部信息，存储器是计算机的记忆部件。计算机中的全部信息，包括包括都保存在存储器中。它根据控制器指定的位都保存在存储器中。它根据控制器指定的位置存入和取出信息。置存入和取出信息。 由于超大规模集成电路的制作技术，使由于超大规模集成电路的制作技术，使CPUCPU的速度变的速度变的惊人的高，的惊人的高，CPUCPU发展的速度远远大于存储器的发展速度，发展的速度远远大于存储器的发展速度，计算机系统的运行速度在很大程度上受到存储器速度

2、的计算机系统的运行速度在很大程度上受到存储器速度的制约。制约。 从某种意义而言，从某种意义而言，4.1 概概 述述一、存储器分类一、存储器分类1.1.按存储介质分类按存储介质分类 存储介质：能寄存“0”、“1”两种代码并能区别两种状态的物质或元器件。- 存储元件由半导体器件组成- 优点优点：体积小，功耗低，存取时间短- 缺点缺点：电源消失，所存信息也随即丢失，属于一种易易失性失性存储器速度高速度高集成度高且制造简单、成本低廉、功耗小，应用广泛集成度高且制造简单、成本低廉、功耗小，应用广泛- 在金属或塑料基体的表面上涂一层磁性材料作为记录 介质。- 按剩磁状态的不同来区分“0”或“1”，具有非易

3、失性非易失性特点- 按载磁体形状的不同，分为磁盘、磁带和磁鼓磁盘、磁带和磁鼓。- 磁芯是使用硬磁材料做成的环状元件，在磁心中穿有驱动 线（通电流）和读出线，这样便可以进行读写操作。- 磁芯属于磁性材料，故它也是非易失性非易失性的永久记忆存储 器。- 体积庞大、工艺复杂且功耗大，已弃用- 可读写存储器。- 存储器中任何存储单元的内容都能随机存取，且存取时间和存储单元的物理位置无关。如主存储器- 光盘存储器是应用激光在记录介质（如磁光材料等） 上进行读写的存储器，具有非易失性非易失性的特点。- 光盘记录密度高、耐用性好、可靠性高和可互换性强等优良特点。静态静态RAM动态动态RAM触发器原理寄存信息

4、触发器原理寄存信息电容充放电原理寄存信息电容充放电原理寄存信息 只能对其存储的内容读出，而不能对其重新写入的存储器。 根据编程方式的不同，根据编程方式的不同，ROMROM共分为以下共分为以下5 5种种：采用掩模工艺，把原始信息记录在芯片中，一旦制成就无法更改。：为了使用户能够根据自己的需要来写ROM，厂家生产了一种PROM。允许用户对其进行一次编程写入数据或程序。一旦编程之后，信息就永久性地固定下来。用户可以读出和使用，但再也无法改变其内容。 ：可改写ROM芯片的内容，也由用户写入，但允许反复擦除重新写入。EPROM是用电信号编程而用紫外线擦除的只读存储器芯片。 ：一种用电信号编程也用电信号擦

5、除的ROM芯片，它可以通过读写操作进行逐个存储单元读出和写入，且读写操作与RAM存储器几乎没有什么差别，所不同的只是写入速度慢一些。但断电后却能保存信息。 ：在EPROM和E2PROM的基础上发展起来的一种只读存储器，读写速度都很快，具有EEPROM的特点，但速度比EEPROM要快得多。- 对存储单元进行读写操作时，需按其物理位置的先后顺序寻找地址，这种存储器叫做串行访问存储器。-顺序存取存储器，如磁带。- 还有一类部分串行访问的存储器，如磁盘，称作直接存取存储器。磁盘3.3.按在计算机中的作用分类按在计算机中的作用分类可以和可以和CPU直接交换信息。直接交换信息。主存的后援存储器，用来存放当

6、前不用的程主存的后援存储器，用来存放当前不用的程序和数据，不能与序和数据，不能与CPU直接交换数据。直接交换数据。 主存速度快、每位价格高、容量小主存速度快、每位价格高、容量小 辅存速度慢、每位价格低、容量大辅存速度慢、每位价格低、容量大用于两个速度不同的部件之间，如用于两个速度不同的部件之间，如CPU和主和主存之间可设置一个快速缓冲存储器，起到缓冲作用。存之间可设置一个快速缓冲存储器，起到缓冲作用。随机存储器（随机存储器（RAMRAM） 掩模式掩模式ROM可编程式可编程式PROM 可擦写式可擦写式EPROM电擦写式电擦写式EEPROM主存储器主存储器静态静态RAM(SRAM)RAM(SRAM

7、)动态动态RAM(DRAM)RAM(DRAM)只读存储器（只读存储器（ROMROM） 快擦型存储器快擦型存储器Flash MemoryFlash Memory缓冲存储器缓冲存储器辅存储器辅存储器磁盘磁盘磁带磁带光盘光盘存储器存储器高高低低小小大大快快慢慢辅存辅存寄存器寄存器缓存缓存主存主存磁盘磁盘光盘光盘磁带磁带光盘光盘磁带磁带速度速度容量容量 价格价格 位位1. 存储器三个主要特性的关系存储器三个主要特性的关系 二、存储器的层次结构二、存储器的层次结构CPUCPU主机主机缓存缓存CPU主存主存辅存辅存2. 缓存缓存 主存层次和主存主存层次和主存 辅存层次辅存层次缓存缓存主存主存辅存辅存主存主

8、存虚拟存储器虚拟存储器10 ns20 ns200 nsms虚地址虚地址逻辑地址逻辑地址实地址实地址物理地址物理地址主存储器主存储器（速度）（速度）（容量）（容量）4.2 主存储器主存储器一、概述一、概述1. 主存的基本组成主存的基本组成存储体存储体驱动器驱动器译码器译码器MAR控制电路控制电路读读写写电电路路MDR.地址总线地址总线数据总线数据总线读读写写2. 主存和主存和 CPU 的联系的联系MDRMARCPU主主 存存读读数据总线数据总线地址总线地址总线写写 存储器芯片封装了驱动器、译码器、读写电路等。 而MAR和MDR则制作在CPU芯片中。 高位字节高位字节 地址为字地址地址为字地址 低

9、位字节低位字节 地址为字地址地址为字地址设地址线设地址线 24 根根按按 字节字节 寻址寻址按按 字字 寻址寻址若字长为若字长为 16 位位按按 字字 寻址寻址若字长为若字长为 32 位位字地址字地址字节地址字节地址11109876543210840字节地址字节地址字地址字地址4523014203. 主存中存储单元地址的分配主存中存储单元地址的分配224 = 16 M8 M4 M(2) 存储速度存储速度4. 主存的技术指标主存的技术指标(1) 存储容量存储容量(3) 存储器的带宽存储器的带宽主存主存 存放二进制代码的总数量存放二进制代码的总数量 存储器的存储器的 访问时间访问时间 存取时间存取

10、时间 存取周期存取周期 读周期读周期 写周期写周期 连续两次独立的存储器操作连续两次独立的存储器操作（读或写）所（读或写）所需的需的 最小间隔时间最小间隔时间 每秒从存储器进出信息的最大数量每秒从存储器进出信息的最大数量 读出时间：读出时间：从存储器接收到有效地址开始，到产生有效输出所需的全部时间从存储器接收到有效地址开始，到产生有效输出所需的全部时间写入时间：从存储器接收到有效地址开始，到数据写入被选中单元为止所需的全部时间写入时间：从存储器接收到有效地址开始，到数据写入被选中单元为止所需的全部时间 例：存取周期为例：存取周期为500ns，每个存取周期可访问，每个存取周期可访问16位，则它的

11、带宽为位，则它的带宽为秒秒位位秒秒位位秒秒位位/32M/10321050011669 芯片容量芯片容量二、半导体存储芯片简介二、半导体存储芯片简介1. 半导体存储芯片的基本结构半导体存储芯片的基本结构译译码码驱驱动动存存储储矩矩阵阵读读写写电电路路1K 4位位16K 1位位8K 8位位片选线片选线读读/写控制线写控制线地地址址线线数数据据线线地址线地址线（单向）（单向）数据线数据线（双向）（双向）104141138存储芯片片选线的作用存储芯片片选线的作用用用 16K 1位位 的存储芯片组成的存储芯片组成 64K 8位位 的存储器的存储器 32片片 8片片16K 1位位 8片片16K 1位位 8

12、片片16K 1位位 8片片16K 1位位0,015,015,70,7 读读/写控制电路写控制电路 地地址址译译码码器器 字线字线015168矩阵矩阵07D07D 位线位线 读读 / 写选通写选通A3A2A1A02. 半导体存储芯片的译码驱动方式半导体存储芯片的译码驱动方式(1) 线选法线选法00000,00,7007D07D 读读 / 写写选通选通A3A2A1A0A40,310,031,031,31 Y 地址译码器地址译码器 X地地址址译译码码器器 3232 矩阵矩阵A9I/OA8A7A56AY0Y31X0X31D读读/写写(2) 重合法重合法00000000000,031,00,31I/OD

13、0,0读读 三、随机存取存储器三、随机存取存储器 ( RAM ) 1. 静态静态 RAM (SRAM) (1) 静态静态 RAM 基本单元电路基本单元电路A 触发器非端触发器非端1T4T触发器触发器 5TT6、行开关行开关 7TT8、列开关列开关7TT8、一列共用一列共用A 触发器原端触发器原端T1 T4T5T6T7T8A A写放大器写放大器写放大器写放大器DIN写选择写选择读选择读选择DOUT读放读放位线位线A位线位线A 列地址选择列地址选择行地址选择行地址选择T1 T4存储器中用于寄存存储器中用于寄存“0”和和“1”代码的电路代码的电路 A T1 T4T5T6T7T8A写放大器写放大器写放

14、大器写放大器DIN写选择写选择读选择读选择读放读放位线位线A位线位线A 列地址选择列地址选择行地址选择行地址选择DOUT 静态静态 RAM 基本电路的基本电路的 读读 操作操作 行选行选 T5、T6 开开T7、T8 开开列选列选读放读放DOUTVAT6T8DOUTT1 T4T5T6T7T8A ADIN位线位线A位线位线A 列地址选择列地址选择行地址选择行地址选择写放写放写放写放读放读放DOUT写选择写选择读选择读选择 静态静态 RAM 基本电路的基本电路的 写写 操作操作 行选行选T5、T6 开开 两个写放两个写放 DIN列选列选T7、T8 开开（左）（左） 反相反相T5A （右）（右） T8

15、T6ADINDINT7 (2) 静态静态 RAM 芯片举例芯片举例 Intel 2114 外特性外特性存储容量存储容量1 1K K4 4位位.I/O1I/O2I/O3I/O4A0A8A9WECSCCVGNDIntel 2114 Intel 2114 RAM 矩阵矩阵 (64 64) 读读A3A4A5A6A7A8A0A1A2A9150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组150

16、311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组0000000000 Intel 2114 RAM 矩阵矩阵 (64 64) 读读第一组第一组第二组第二组第三组第三组第四组第四组150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4

17、WECS0000000000 Intel 2114 RAM 矩阵矩阵 (64 64) 读读150311647326348第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000150311647326348150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读

18、写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000150311647326348第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读0163248CSWE第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O

19、2I/O3I/O4WECSCSWE15031164732634801632480000000000第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000CSWE1503116473263480163248第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64

20、) 读读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000CSWE1503116473263480163248读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路01

21、63015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000CSWE读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路1503116473263480163248I/O1I/O2I/O3I/O4A3A4A5A6A7A8A0A1A2A9150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵

22、矩阵 (64 64) 写写150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组0000000000 Intel 2114 RAM 矩阵矩阵 (64 64) 写写第一组第一组第二组第二组第三组第三组第四组第四组150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码

23、I/O1I/O2I/O3I/O4WECS0000000000 Intel 2114 RAM 矩阵矩阵 (64 64) 写写150311647326348第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000150311647326348WECS第一组第一组第二组第二组第三组第三组第四组第四组 Intel

24、2114 RAM 矩阵矩阵 (64 64) 写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348WECSI/O1I/O2I/O3I/O4第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读

25、写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348WECSI/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS00000

26、00000150311647326348WECSI/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写I/O1I/O2I/O3I/O4150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路I/O1I/O

27、2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写I/O1I/O2I/O3I/O4150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路WECS0163248ACSDOUT地址有效地址有效 地址失效地址失效 片选失效片选失效数据有效数据

28、有效 数据稳定数据稳定 高阻高阻 (3) 静态静态 RAM 读读 时序时序 tAtCOtOHAtOTDtRC片选有效片选有效读周期读周期 t tRCRC 地址有效地址有效 下一次地址有效下一次地址有效读时间读时间 t tA A 地址有效地址有效数据稳定数据稳定 t tCOCO 片选有效片选有效数据稳定数据稳定t tOTDOTD 片选失效片选失效输出高阻输出高阻t tOHAOHA 地址失效后的地址失效后的数据维持时间数据维持时间ACSWEDOUTDIN (4) 静态静态 RAM (2114) 写写 时序时序 tWCtWtAWtDWtDHtWR写周期写周期 t tWCWC 地址有效地址有效下一次地

29、址有下一次地址有效效写时间写时间 t tW W 写命令写命令 WEWE 的有效时间的有效时间t tAWAW 地址有效地址有效片选有效的滞后时间片选有效的滞后时间t tWRWR 片选失效片选失效下一次地址有效下一次地址有效t tDW DW 数据稳定数据稳定 WE WE 失效失效t tDHDH WE WE 失效后的数据维持时间失效后的数据维持时间DD预充电信号预充电信号读选择线读选择线写数据线写数据线写选择线写选择线读数据线读数据线VCgT4T3T2T11 (1) 动态动态 RAM 基本单元电路基本单元电路 2. 动态动态 RAM ( DRAM )读出与原存信息相反读出与原存信息相反读出时数据线有

30、电流读出时数据线有电流 为为 “1”数据线数据线CsT字线字线DDV0 10 11 0写入与输入信息相同写入与输入信息相同写入时写入时CS充电充电 为为 “1” 放电放电 为为 “0”T3T2T1T无电流无电流有电流有电流读操作结束时，读操作结束时，CS的电荷的电荷已泻放完毕，故是破环性已泻放完毕，故是破环性读出，必须再生读出，必须再生。 单元单元电路电路读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D行行地地址址译译码码器器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0

31、 (2) 动态动态 RAM 芯片举例芯片举例 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 读读00000000000D0 0单元单元电路电路读读 写写 控控 制制 电电 路路A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元 电路电路 行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写11111 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写

32、A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线011111 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写A9A

33、8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线00100011111 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线01

34、11111010001 1 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码

35、码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写读读 写写 控控 制制 电电 路路A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写读读 写写 控控 制制

36、 电电 路路A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写读读 写写 控控 制制 电电 路路 单管动态单管动态 RAM 4116 (16K 1 1位位) 外特性外特性时序与控制时序与控制 行时钟行时钟 列时钟列时钟 写时钟写时钟 WERASCAS缓存器缓存器 行地址行地址 缓存器缓存器 列地址列

37、地址 A6A0存储单元阵列存储单元阵列基准单元基准单元行行译译码码列译码器列译码器再生放大器再生放大器列译码器列译码器读读出出放放大大基准单元基准单元存储单元阵列存储单元阵列行行译译码码 I/O缓存器缓存器数据输出数据输出驱动驱动数据输入数据输入 寄存器寄存器 DINDOUTDINDOUTA6A0读出放大器读出放大器读出放大器读出放大器读出放大器读出放大器06364127128 根行线根行线CS01271128列列选选择择读读/写线写线数据输入数据输入 I/O缓冲缓冲输出驱动输出驱动DOUTDINCS 4116 (16K 1位位) 芯片芯片 读读 原理原理读出放大器读出放大器读出放大器读出放大

38、器读出放大器读出放大器630 0 0I/O缓冲缓冲 输出驱动输出驱动OUTD读出放大器读出放大器读出放大器读出放大器读出放大器读出放大器06364127128 根行线根行线CS01271128列列选选择择读读/写线写线数据输入数据输入I/O缓冲缓冲输出驱动输出驱动DOUTDINCS 4116 (16K 1位位) 芯片芯片 写写 原理原理数据输入数据输入I/O缓冲缓冲I/O缓冲缓冲DIN读出放大器读出放大器读出放大器读出放大器630 (3) 动态动态 RAM 时序时序行地址行地址 RAS 有效有效写允许写允许 WE 有效有效(高高)数据数据 DOUT OUT 有效有效读读时时序序列地址列地址 C

39、AS 有效有效写写时时序序数据数据 DIN IN 有效有效行地址行地址 RAS 有效有效写允许写允许 WE 有效有效(低低)列地址列地址 CAS 有效有效 (4) 动态动态 RAM 刷新刷新 刷新过程的实质刷新过程的实质是将原有信息读出，再由刷新放大器形成是将原有信息读出，再由刷新放大器形成原信息并重新写入的再生过程原信息并重新写入的再生过程（刷新放大器及读放大器均起此（刷新放大器及读放大器均起此作用）作用） 。 刷新周期（再生周期刷新周期（再生周期）：从上次对整个存储器刷新结束到）：从上次对整个存储器刷新结束到下次对整个存储器全部刷新一遍为止的时间间隔称为刷新下次对整个存储器全部刷新一遍为止

40、的时间间隔称为刷新周期。周期。 在刷新周期内，由专用的刷新电路来完成对基本单元电路在刷新周期内，由专用的刷新电路来完成对基本单元电路的的逐行刷新逐行刷新。 两种刷新方式两种刷新方式 集中刷新集中刷新 分散刷新分散刷新 在规定的一个刷新周期内，对全部存储单元集在规定的一个刷新周期内，对全部存储单元集中一段时间逐行进行刷新，此刻中一段时间逐行进行刷新，此刻必须停止读必须停止读/ /写操作写操作。 如如Intel 1103 Intel 1103 动态动态RAMRAM芯片内排列成芯片内排列成32323232矩矩阵，读阵，读/ /写周期为写周期为0.5s0.5s，连续刷新，连续刷新3232行需行需16s

41、16s（占（占3232个读个读/ /写周期）。在刷新周期写周期）。在刷新周期2ms2ms内含内含40004000个个读读/ /写周期，实际分配是前写周期，实际分配是前39683968个周期用于读个周期用于读/ /写操写操作或维持，后作或维持，后3232周期用于刷新周期用于刷新 . . 集中刷新集中刷新“死时间率死时间率” 为为 32/4000 100% = 0.8%“死区死区” 为为 0.5 s 32 = 16 s周期序号周期序号地址序号地址序号tc0123967 396801tctctctc3999V W0131读读/写或维持写或维持刷新刷新读读/写或维持写或维持3968个周期个周期 （19

42、84）32个周期个周期 （ 16）刷新时间间隔刷新时间间隔 （2ms）刷新序号刷新序号sstcXtcY 集中式刷新时间分配图集中式刷新时间分配图t tC C = = t tM M + + t tR R读写读写 刷新刷新无无 “死区死区” 分散刷新分散刷新(存取周期为存取周期为 0.5 s + 0.5 s)W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新间隔刷新间隔 128 个读写周期个读写周期以以 128 128 矩阵为例矩阵为例对每行存储单元的刷新分散对每行存储单元的刷新分散到每个读到每个读/写周期内完成写周期内完成 同一行两次被刷新的时间同一行两次

43、被刷新的时间间隔可能小于刷新周期间隔可能小于刷新周期 集中刷新与分散刷新相结合集中刷新与分散刷新相结合对于对于 128 128 的存储芯片的存储芯片（存取周期为存取周期为 0.5s）将刷新安排在指令译码阶段，不会出现将刷新安排在指令译码阶段，不会出现 “死区死区”“死区死区” 为为 0.5 s若每隔若每隔 15.6 s 刷新一行刷新一行而且每行每隔而且每行每隔 2 ms 刷新一次刷新一次若每隔若每隔 2 ms 集中刷新一次集中刷新一次“死区死区” 为为 64 s 3. 动态动态 RAM 和静态和静态 RAM 的比较的比较DRAMSRAM存储原理存储原理集成度集成度芯片引脚芯片引脚功耗功耗价格价

44、格速度速度刷新刷新电容电容触发器触发器高高低低少少多多小小大大低低高高慢慢快快有有无无主存主存缓存缓存 四、只读存储器（四、只读存储器（ROM） 1. 掩膜掩膜 ROM ( MROM ) 行列选择线交叉处有无行列选择线交叉处有无 MOS 管表示管表示“1”或或“0”地址译码器D3D2D1D0VCC单元0单元1单元2单元3A1A0掩膜式掩膜式ROM中信息由制造工厂制定，用户是不能修改的。中信息由制造工厂制定，用户是不能修改的。当交叉处无当交叉处无MOS管管时，提供高电平时，提供高电平 2. PROM (可编程式可编程式ROM) VCC行线行线列线列线熔丝熔丝 RROM是可以实现一次性编程的只读存

45、储器。是可以实现一次性编程的只读存储器。 下图为一个由双极型电路和熔丝构成的基本单元电路。下图为一个由双极型电路和熔丝构成的基本单元电路。 写写“0”：烧断熔丝：烧断熔丝 写写“1”：不烧断熔丝：不烧断熔丝已断的熔丝是无法再恢复的，故只能实现一次编程。已断的熔丝是无法再恢复的，故只能实现一次编程。 3. EPROM (多次性编程多次性编程 ) (1) N型沟道浮动栅型沟道浮动栅 MOS 电路电路G 栅极栅极S 源极源极D 漏漏极极紫外线全部擦洗紫外线全部擦洗D 端加正电压端加正电压形成浮动栅形成浮动栅S 与与 D 不导通为不导通为 “0”D 端不加正电压端不加正电压不形成浮动栅不形成浮动栅S

46、与与 D 导通为导通为 “1”SGDN+N+P基片基片GDS浮动栅浮动栅SiO2+ + + + +_ _ _ 控制逻辑控制逻辑Y 译码译码X 译译码码数据缓冲区数据缓冲区Y 控制控制128 128存储矩阵存储矩阵PD/ProgrCSA10A7A6A0.DO0DO7112A7A1A0VSSDO2DO0DO127162413VCCA8A9VPPCSA10PD/ProgrDO3DO7(2) 2716 EPROM 的逻辑图和引脚的逻辑图和引脚PD/Progr当此端为高电平时，可以使当此端为高电平时，可以使EPROM功耗有功耗有525mW降至降至32mW。当需编程时，此端需加宽度为当需编程时，此端需加宽

47、度为5055ms、+5V的脉冲。的脉冲。 PD/Progr为为功率下降功率下降 / 编程输入端编程输入端 读出时读出时 为为 低电平低电平 4. EEPROM (多次性编程多次性编程 ) 电可擦写电可擦写局部擦写局部擦写全部擦写全部擦写5. Flash Memory (快擦型存储器快擦型存储器) 比比 E2PROM快快EPROM价格便宜价格便宜 集成度高集成度高EEPROM电可擦洗重写电可擦洗重写具备具备 RAM 功能功能 五、存储器与五、存储器与 CPU 的连接的连接 1. 存储器容量的扩展存储器容量的扩展 (1) 位扩展位扩展（增加存储字长）（增加存储字长） 用用 2片片 1K 4位位 存

48、储芯片组成存储芯片组成 1K 8位位 的存储器的存储器10根地址线根地址线8根数据线根数据线DDD0479AA021142114CSWE (2) 字扩展（增加存储字的数量）字扩展（增加存储字的数量） 用用 2片片 1K 8位位 存储芯片组成存储芯片组成 2K 8位位 的存储器的存储器11根地址线根地址线8根数据线根数据线 1K 8位位 1K 8位位D7D0WEA1A0A9CS0A10 1CS1 (3) 字、位扩展字、位扩展用用 8片片 1K 4位位 存储芯片组成存储芯片组成 4K 8位位 的存储器的存储器8根数据线根数据线12根地址线根地址线WEA8A9A0.D7D0A11A10CS0CS1C

49、S2CS3片选片选译码译码.1K41K41K41K41K41K41K41K474LS138“38”译码器C BAG2BG2AG1Y0Y1Y71 & & 非门非门 与非门与非门 或门或门 或非门或非门1 2. 存储器与存储器与 CPU 的连接的连接 地址线的连接地址线的连接cpucpu低位地址线与存储芯片连接；高位地址线或用作低位地址线与存储芯片连接；高位地址线或用作存储芯片扩充时用，或作其他用法，如片选信号等。存储芯片扩充时用，或作其他用法，如片选信号等。数据线的连接数据线的连接必须对存储芯片进行位扩展，使其数据位与必须对存储芯片进行位扩展，使其数据位与CPUCPU的数的数据线

50、相等。据线相等。读读/ /写命令线的连接写命令线的连接直接与存储芯片的读写控制端相连，通常是高电平为直接与存储芯片的读写控制端相连，通常是高电平为读，低电平为写。读，低电平为写。其他其他 ： 时序、速度、负载时序、速度、负载4. 4. 片选线的连接片选线的连接片选信号的连接是片选信号的连接是CPUCPU与存储芯片正确工作的关键。与存储芯片正确工作的关键。片选有效信号与片选有效信号与CPUCPU的访存控制信号的访存控制信号MREQMREQ（低电平有（低电平有效）有关。效）有关。MREQMREQ为低，表示为低，表示CPUCPU访问存储器；访问存储器；MREQMREQ为高，表示为高，表示CPUCPU

51、访问访问I/OI/O，此时不要求存储器工作。，此时不要求存储器工作。片选信号与地址的高位有关，未与存储芯片地址线连片选信号与地址的高位有关，未与存储芯片地址线连上的高位地址与访存控制信号共同作用产生存储器的上的高位地址与访存控制信号共同作用产生存储器的片选信号。片选信号。5. 5. 合理选择存储芯片合理选择存储芯片类型类型ROMROM或或RAMRAM、数量的选择。、数量的选择。例例4.14.1设设CPUCPU有有1616根地址线，根地址线，8 8根数据线，并用根数据线，并用MREQMREQ作访存作访存控制信号（低电平有效），用控制信号（低电平有效），用WRWR作读写控制信号（高电作读写控制信号

52、（高电平为读，低电平为写）。现有下列存储芯片：平为读，低电平为写）。现有下列存储芯片： 1KX41KX4位位RAMRAM；4KX84KX8位位RAMRAM；8KX88KX8位位RAMRAM； 2KX82KX8位位ROMROM； 4KX84KX8位位ROMROM；8KX88KX8位位ROM;ROM; 以及以及74LS13874LS138译码器和各种门电路（非门、与译码器和各种门电路（非门、与非门、或门）。非门、或门）。请画出请画出CPUCPU与存储器的连接图，要求：与存储器的连接图，要求： 主存地址空间分配：主存地址空间分配：6000H6000H67FFH67FFH为系统程序区；为系统程序区；6

53、800H 6800H 6BFFH6BFFH为用户程序区。为用户程序区。 合理选用上述存储芯片，说明各选几片？合理选用上述存储芯片，说明各选几片？ 详细画出存储芯片的片选逻辑图。详细画出存储芯片的片选逻辑图。例例4.1 解解: : (1) 写出对应的二进制地址码，并确定其总容量写出对应的二进制地址码，并确定其总容量(2) 确定芯片的数量及类型确定芯片的数量及类型0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15A14A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0

54、0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K8位位1K8位位RAM2片片1K4位位ROM1片片 2K8位位(3) 分配地址线分配地址线A10 A0 接接 2K 8位位 ROM 的地址线的地址线A9 A0 接接 1K 4位位 RAM 的地址线的地址线(4) 确定片选信号确定片选信号C B A0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15 A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1

55、 1 1 1 1 12K 8位位1片片 ROM1K 4位位2片片RAM 2K 8位位 ROM 1K 4位位 RAM1K 4位位 RAM&PD/ProgrY5Y4G1CBAG2BG2AMREQA14A15A13A12A11A10A9A0D7D4D3D0WR例例 4.1 CPU 与存储器的连接图与存储器的连接图例例4.24.2CPU及其他芯片假设同上题，画出及其他芯片假设同上题，画出CPU与存储器的与存储器的连接图。要求主存的地址空间满足下述条件：最小连接图。要求主存的地址空间满足下述条件：最小8K地地址为系统程序区，与其相邻的址为系统程序区，与其相邻的16K地址为用户程序区，最地址为用户

56、程序区，最大大4K地址空间为系统程序工作区。详细画出存储芯片的地址空间为系统程序工作区。详细画出存储芯片的片选逻辑并指出存储芯片的种类及其片数。片选逻辑并指出存储芯片的种类及其片数。 注意注意：系统程序区用：系统程序区用ROM，但是系统程序工作区用，但是系统程序工作区用RAM。可用芯片可用芯片 2KX8位位ROM；4KX8位位ROM；8KX8位位ROM1KX4位位RAM；4KX8位位RAM；8KX8位位RAM例例4.2 4.2 解解CPU与存储芯片的连接图与存储芯片的连接图六、存储器的校验六、存储器的校验编码的纠错编码的纠错 、检错能力与编码的最小距离有关、检错能力与编码的最小距离有关L 编码

57、的最小距离编码的最小距离D 检测错误的位数检测错误的位数C 纠正错误的位数纠正错误的位数海明码是具有一位纠错能力的编码海明码是具有一位纠错能力的编码L 1 = D + C ( DC )1 . 编码的最小距离编码的最小距离在一种编码系统中，任意两组合法代码之间在一种编码系统中，任意两组合法代码之间 的的最少最少二进制位数二进制位数的差异的差异L = 3 具有具有 一位一位 纠错能力纠错能力海明码的组成需增添海明码的组成需增添 ？位检测位位检测位检测位的位置检测位的位置 ？检测位的取值检测位的取值 ？2k n + k + 1i=2k-1 ( k = 1、2 、3 )检测位的取值与该位所在的检测检测

58、位的取值与该位所在的检测“小组小组” 中中承担的奇偶校验任务有关承担的奇偶校验任务有关组成海明码的三要素组成海明码的三要素2 . 海明码的组成海明码的组成各检测位各检测位 Ci 所承担的检测小组为所承担的检测小组为gi 小组独占第小组独占第 2i1 位位gi 和和 gj 小组共同占第小组共同占第 2i1 + 2j1 位位gi、gj 和和 gl 小组共同占第小组共同占第 2i1 + 2j1 + 2l1 位位 C1 检测的检测的 g1 小组包含第小组包含第 1，3，5，7，9，11C2 检测的检测的 g2 小组包含第小组包含第 2，3，6，7，10，11C4 检测的检测的 g3 小组包含第小组包含

59、第 4，5，6，7，12，13C8 检测的检测的 g4 小组包含第小组包含第 8，9，10，11，12，13，14，15，24例例4.3 求求 0101 按按 “偶校验偶校验” 配置的海明码配置的海明码解：解： n = 4根据根据 2k n + k + 1得得 k = 3海明码排序如下海明码排序如下:二进制序号二进制序号名称名称1 2 3 4 5 6 7C1 C2 C40 0101 的海明码为的海明码为 010010101 0 110按配偶原则配置按配偶原则配置 0011 的海明码的海明码 二进制序号二进制序号 名称名称1 2 3 4 5 6 7C1 C2 C41 0 000 1 1解：解：

60、n = 4 根据根据 2k n + k + 1取取 k = 3C1= 3 5 7 = 1C2= 3 6 7 = 0C4= 5 6 7 = 0 0011 的海明码为的海明码为 1000011练习练习13. 海明码的纠错过程海明码的纠错过程形成新的检测位形成新的检测位 Pi如增添如增添 3 位位 （k = 3） 新的检测位为新的检测位为 P4 P2 P1以以 k = 3 为例，为例，Pi 的取值为的取值为P1 = 1 3 5 7P2 = 2 3 6 7P4 = 4 5 6 7对于按对于按 “偶校验偶校验” 配置的海明码配置的海明码 不出错时不出错时 P1= 0，P2 = 0，P4 = 0C1C2C4其位数与增添的检测位