嵌入式高清动态视频编解码IP核验证开发平台论证方案(115924)

1、嵌入式高清动态视频编解码IP核验证开发平台论证方案嵌入式高清动态视频编解码IP核验证开发平台用于嵌入式高清视频编码 IP 核的验证和应用开发，效劳于未来航天、航空、电子等领域大分辨率以及超大分 辨率视频或图像压缩需求。与传统 DSP上的视频编码软件相比，视频编码IP核 的具有灵活高效的并行处理能力，能够实现现有DSP达不到的性能。与专用的视 频编解码芯片相比，视频编码IP核的具有更高的自主性和灵活性，可以在多种 通用的FPGA芯片上实现，不受制于芯片厂商；可灵活地定制各类外围接口，增 加或修改算法和数据处理模块，以适用于不同的需求。嵌入式高清视频编解码 IP验证开发平台主要包括硬件开发平台、软

2、件开发平台和IP核三大局部。1.硬件开发平台硬件开发平台主要是 S2C公司的Dual Virtex-5 TAI Logic Module开发板,包括模拟、数字视频接口，音频接口，PCIe接口等子板。此外还有配套的主控CPU板, SATA电子盘。以及支持此平台的设备，包括PC机、视频信号发生器、示波器、逻辑分析仪等设备。在此平台上可实现完整的视频采集，编码，存储流 程的开发调试。其系统框图如图1所示。图1. 硬件平台示意图视频信号发生器Video Pattern Generator丨或者PC机产生原始视频、音 频数据，经过视频、音频信号采集子板MDGAudio In terface Module

3、, VGA nput Decoder Module, DVI In put In terface Module转换为数字信号后送入FPGA开发板Dual Stratix-4 TAI Logic Module上的 FPGA芯片Altera 4S530， 由FPGA芯片内的H264-E IP核进行压缩编码。编码后的标准NAL码流，通过PCIe子板PCIe 1-Lane PHYnteface Module送给主控 CPUPowerPCCPUModule 或是PC机，进行记录分析。开发板上另一颗FPGA可用作辅助、扩展的算法或是应用开发，例如与逻辑 分析仪Mictor调试接口连接，或者提供调试用的DV

4、I视频输出DVI OutputIn terface Module 。平台中的高性能PC机用于系统的开发调试。开发板上的Mictor接口子板Mictor In terface Module用于 FPGA与逻辑分析仪Logic An alyser通讯, 完成FPGA内部逻辑的测试调试。以下详细论述平台中各硬件设备：1.1. Dual Virtex-5 TAI Logic Module 开发板图2.开发板实物图双Virtex-5 TAI 5V330开发板可以支持高达百万门的设计，提供2GByte板载DDR2内存，以满足高速存储器需求。此平台提供1320个通用高速10。用户使用S2C公司提供的TAI

5、Player Pro 软件详见2.1节描述，通过USB2.0 接口，可以很方便的实现FPGAT载，时钟编程，硬件自检等功能。开发板的硬 件框图如图3所示。其根本配置如下：FPGA器件逻辑容量ASIC逻辑门FPGA内部 RAM容量 20Mbit板载2GByte DDR2内存SO-DIMM标准插槽20个全局时钟：2个板上晶振插座，3对差分输入插座，3个板载可编 程晶振，12个FPGA反应时钟。6个LM连接器提供720个专用IO,支持单端或LVDS差分信号，IO等长设计，支持1.2V，1.8V，2.5V或3.3V信号。600个FPGA间互联10,可用作公用外部10或多板堆叠总线，支持2.5V或3.3

6、V信号。30多种子板可选购，功能包括存储器，多媒体，处理器，通用外设等。5 LM Connectors3 LM ConnectorsMMD OS2RDD3 LM Connectors360127DL1FPGA1Xilinx Virtex-5LX330600360DL2»FPGA2Xilinx Virtex-5LX330127SO-DIMMDDR220 UCLK20 UCLKSUB1SUB2To PCUSB interfaceLM controller(Cyclone3)3Programmable2Clock generateOSCTAI Pod IOrT3SMBDL - FPGA d

7、ownloadUCLK -user clockSUB -S2C system utility Bus图3.开发板原理框图1.2. 接口子板1.2.1. DVI In put In terface ModuleDVI 输入接口子板图4.DVI输入接口子板实物图DVI输入接口子板提供一路标准的 DVI视频输入接口。子板采用TI的TFP401芯片，将DVI信号转换为并行的24bit RGB数字信号。子板使用一个IO连接器与开发板连接。DVI输入接口子板最高可以支持到 UXG 1600*1200的分辨率, 输出像素速率最高可达165MHz1.2.2. DVI Output In terface Mod

8、uleDVI输出接口子板图5. DVI输出接口子板实物图DVI输出接口子板提供一路标准的 DVI视频输出接口。子板采用TI的TFP410 芯片，将并行的24bit RGB数字视频信号转换为DVI信号。子板使用一个IO连 接器与开发板连接。DVI输出接口子板最高可以支持到 UXGA 1600*1200的分 辨率，60fps帧率。1.2.3. VGA In put In terface Module VGA输入接口子板VGA输入接口子板提供 VGA S-Video等标准模拟视频信号输入接口。子板 使用ADI公司的ADV7400芯片，将模拟视频信号转换为标准的ITU BT.656格式 或者16bit

9、 YUV格式的数字信号。子板使用一个IO连接器与开发板连接。VGA 输入接口子板可以支持到SXGA 1280*1024的分辨率，输出像素速率最高可达 108MHz此子板现无货架产品，考虑自研或是由S2C公司开发。1.2.4. MDC Audio In terface Module MD音频接口子板图6.音频接口子板实物图模拟音频接口子板提供模拟音频信号输入接口。子板通过音频A/D转换芯片 将麦克风，耳机，音频输入的模拟信号转换为标准I2S数字音频格式；通过音频D/A芯片将I2S格式的数字音频转换为模拟音频输出。子板使用一个10连接器与开发板连接。125. PCIe 1-La ne PHY In

10、 terface Module PCIe 1x 物理接口子板图7.PCIe接口子板实物图Mictor接口子板PCIe 1x物理接口子板提供了单通道的 PCI Express 1.1 的物理层PHY 接口。子板使用TI的XIO11OO PCIe PHY芯片将PCIe的高速差分信号转换为并 行数据。子板使用一个IO连接器与开发板连接。子板附属的配件包括一套用来 和台式机或者笔记本电脑连接的 PCIe电缆线以及PCIe子卡。1.2.6. Mictor In terface Module图8. Mictor接口子板实物图Mictor接口子板提供FPG/开发板到逻辑分析仪的调试接口。 子板通过4个 标准

11、Mictor接插件与逻辑分析仪连接，同时提供8位开关，8位LED时钟输入 和晶振。子板使用一个10连接器与开发板连接。13配套硬件1.3.1. PowerPC CPI板采用成熟的商用嵌入式CPU开发板，作为嵌入式视频编码系统的主控。CPU 板带有一路PCIe 1x接口，用于与FPGAh通讯，实现对编码器的配置和码流的 接收。一个百兆以太网接口和串口，用于和PC机通讯。一路SATA接口用于挂接 电子盘。1.3.2. SATA电子盘32G SATA电子盘，用于记录编码后的码流文件。1.4. 支持设备1.4.1. DELL Optiplex 760 台式 PC机此台式机装有用于IP核开发的所有EDA

12、软件具体参见第2.2节说明， 用于对IP核的开发，仿真，编译和下载调试。同时可用于主控CPU板的应用软件开发，调试。还作为编码码流分析的平台。此台式机为现有设备，根本配置如下：in tel 双核3G CPU 2G内存，160GB硬盘独立显卡，支持双路DVI输出24寸液晶显示器，最大支持1920*1200分辨率视频1.4.2. Chroma 2228视频信号发生器视频信号发生器用于标准视频信号的产生，为现有设备，根本指标如下：支持VGA DVI, CVBS等多种视频输出接口 最大分辨率2048*2048，分辨率可调输出点频3.126480MHz可调1.4.3. 逻辑分析仪使用标准的Mictor接

13、口与FPGA开发板连接，用于IP核调试时，FPGA内部 逻辑信号采集、记录和分析。2. 软件开发平台软件平台主要包括配合S2C公司开发板的TAI Player Run time 软件，FPGA 上IP核开发调试所用的EDA软件Xilinx ISE Design Suite 11，和主控CPU板上的 Vxworks 开发所需的 Tornado 2.2。以及其他一些辅助的软件，如视频编码 码流分析软件 Elecard StreamEye Studio 。2.1. TAI Player ProS2C公司的TAI Player Pro软件是配合其Logic Module开发板使用的软件。 软件集合了以

14、下三个功能：设计编译，运行控制和 ILA 功能。编译功能通过便利的用户图形界面， 可以在很短的时间内根据常规设计流程 完成原型样机的检测。同时也提供在RTL存放器逻辑级上设置探针，EDIF网 表级别的设计分割，开发板上的 IO 分配等便捷的功能。运行控制提供FPGA程序下载，开发板上时钟管理以及开发板自检等功能。ILAIntegrated Logic Analyze门提供同步调试多颗 FPGA的功能。可方便 设置FPGA内嵌的逻辑分析仪，触发、采集 FPGA运行中的数据。2.2. Xilinx ISE Design Suite 11: System EditionISE Design Suit

15、e 11 是Xilinx 公司提供的针对其 FPGA芯片的完整开发流 程所需EDA软件。其系统版Systems Edition包含全套的逻辑设计，仿真分 析，内嵌逻辑分析仪工具，嵌入式开发套件，以及 DSP开发工具。逻辑设计和仿真分析工具是用于 FPGA! IP核设计开发的最根本工具。主要 功能是源代码设计，编译，综合，验证，优化等。内嵌逻辑分析仪ChipScope Pro是用于FPG朋发调试的工具，可以很方 便的利用FPGA内部资源构建一个简易的逻辑分析仪，用于实时触发、存储FPGA内部的时序、数据，用于调试。嵌入式开发套件是用于Xilinx FPGA内嵌的嵌入式CPU勺软硬件开发工具。 提

16、供FGPA内嵌入式PowerPC硬核和MicorBlaze软核的开发支持，外围常用IP 库，以及用于嵌入式 CPU软件开发的 Minx Platform Studio 平台。此套件便 于将来在FPGA片上集成视频编码的主控 CPU以进一步提高系统集成度。DSP开发工具提供System Generator , AccelDSP综合工具以及用于DSF开 发的相关IP核。这些工具与MATLA平台配合使用，可以完成系统仿真、软件算 法到硬件实现的自动化，可用于将来在此平台上改进算法的快速开发和验证。2.3. Elecard StreamEye StudioElecard StreamEye Studi

17、o 是 Elecard 公司开发的用于 H.264 和 MPEG4勺 码流分析工具，提供高效深入的视频码流序列分析功能，其组件有如下 4个：Elecard StreamEye可视化的码流分析工具，支持MPEG-1/2和AVC/H.264码流。可查看每一帧、 每个宏块的详细信息，以及码流的平均比特率等。Elecard YUV Viewer用于查看、比照和分析YUV格式的视频序列。Elecard Video QuEst用于分析视频压缩质量的工具，提供峰值信噪比PSNR等视频质量数据。Elecard Stream Analyzer用于码流的语法查看和分析，支持MPEG-1/2音视频，AACAC-3和

18、AVC/H.264 文件。3. IP 核IPIntellectual Property 核是本平台的最主要内容。是视频压缩算法 在FPGA上的具体实现。根据目前两个不同的视频压缩1600*1200 25fps，1400*1050 25fpsCast H264-E，以及配合此 IP 核的外围接口 IP。3.1. Cast H264-E 编码器 IP 核ITU-T 编码标准之一。 Cast 公司的 H264-E IP 核实现了 H.264 Baseline 档 次的实时编码， 到达 Level 标准。支持最大 1920*1080分辨率的视频， 在 Xilinx Virtex 5 FPGA 平台上可

19、做到 15fps 实时编码，在新一代的 Altera Stratix 4 或 Xilinx Virtex 6 平台上可做到 2530fps 实时编码，可以满足现有视频压缩 需求。H264-E IP核实现1920*1080分辨率30fps视频编码所需FPGA资源大约 为20万逻辑门，100Kbit FPGA片内RAM 250MHz主频。图9是JM86标准算法 与H264-E算法对同一测试视频编码后码流质量的比照图横轴为不同的码流设 置，纵轴为压缩后图像峰值信噪比。图9中可看出在不同码流下，H264-E算法与标准算法的图像质量都很接近。50眷/Mobile sequenee : 300 frame

20、s with deblock filter enabled200400600800bit Rate (kbit/s)1000 1200+ JM86H264-E4540353052LDdrY Rgp图9.H264-E与JM86标准编码质量比照Cast公司的H264-E IP核产品提供完整的HDL源码，详尽的技术文档，测 试代码，编译脚本，仿真脚本和FPGA优化脚本。同时提供良好的技术支持效劳。 非常有利于IP核的验证开发，以及后期自主的算法改进。以下内容是对H264-E IP核的功能特性、对外接口和内部结构的简要介绍。H264-E需要很少的主控CPU配置，在初始化配置之后，即可独立完成对视 频流

21、的编码。H264-E支持三种原始视频的输入格式，并输出符合H.264标准的NAL数据流。输出码流可使用任意支持 H.264 Baseli ne或更高标准的解码器解 码。此IP核提供了一个简单易用的外部存储器接口，可以很容易支持外接的SRAM SDRAM DDR或 DDR2 SDRAM此 IP 核主要特性如下：支持单个参考帧可配置的去块滤波器灵活的4： 2： 0视频输入格式符合ITU-T H.264附件B规定的NAL码流输出从QCIF到HD分辨率都有很好的压缩率和画质全搜索的运动估计引擎，搜索范围 32*32像素支持1/4像素精度搜索支持8*8子块运动向量支持Skip块支持所有的帧内预测模式，包

22、括 4种16*16块预测和9种4*4块预测 支持多Slice先进的量化变换算法，提高编码效率的同时不对图像质量造成影响 可实时控制的编码选项 独立完成编码算法简单的配置接口高速可控的码流输出接口，FIFO形式或Avalon-ST总线低编码延时，最低延时大约为16行输入像素较低的外部存储器带宽要求灵活的外部存储器接口，支持多种存储器，容忍延时，可共用存储器, 独立时钟域u上eg_addr :(5:0)cregdata :(31:0)cregsnsreg_addr :(5:0)sregren sregdata :(31:0)sreg data valrst >clkclr enxtmem_r

23、st xtniemclk xtmenclr xtmem enxtmem_rdata : (rdw-i:o)xtmem_rdata_val xtmemrdata22rdyvdata :(7:0)vdata_eos vdataval vdatardyseqactiveerrorH264-EH264-E IP的对外接口图如图10所示。其中，rst, clk, clr, en 是全局的 时钟、复位和使能信号接口； seqactive和error是全局的状态信号接口； creg 信号组是32位的控制存放器的写入接口； sreg信号组是32位的状态存放器的 读取接口； vdata信号组是8位的原始视频流输

24、入接口； nal信号组是32位的NAL码流输出接口； xtmen信号组是16/32/64/128位的外部存储器接口。fcur XJ YJ -1- o o o oad v-r 112 2 -3 ( ( 1 1 ( a a n n IIk d d1 s o o a m s e n - 111 aaa n n nxtmemreq :(RQW-1:0xtmem_reqvalx tmemr ecj_rdYxtmenwda:(WDW-1:0x tmem_wda t a_ms k : (WDMW-1: 0) x tmem_wda t a_va 1 xtmem wdata rdy图10. H264-E IP核

25、对外接口图H264-E通过creg控制存放器接口接收配置参数， 包括输入视频格式和分辨 率, H.264编码选项，外部存储器参数。H264-E运行的状态可通过sreg状态寄 存器接口读取。一旦H264-E按照需求配置参数后，输入的原始视频流通过vdata 视频输入口输入，经过IP核的编码后，从nal码流输出接口送出压缩编码后的 NAL标准码流。H264-E运行时需要通过xtmen外部存储器接口访问外部存储器， 用于存储和读取运动估计所需的参考帧数据。H264-E IP核的内部原理框图如图11所示，分为以下几个模块：Video IN' Cui i mvt MB Data ISan Ffl

26、onst ConrnfanEKterrlAlHckflonEstimatiCMH andErttraPredictionRest ModftRaduan |ntra Gistftesidual hS«l«ctedi ResiduallEntrcpy Codinghl.264 NALMB RcconirtructDBFilterfteennSilTLictRd Frame Girt円H«mairy IrtterfAeeReconstructed ResidualH264-EJSRAM / SDR / DDR / DDR2 / DDR3 / QDR.IMemfiiir

27、 Cfiifitrailer图11. H264-E IP核内原理框图视频输入接口 Video Input In terface:从vdata接口接收输入的原始视频流视频格式转换 Scan Format Conversion将输入的视频转换为H.264宏块格式，送入后续处理模块。运动估计和补偿 Motion Estimation and Compensation此模块完成运动搜索算法，从外部存储器读入运动搜索范围内的参考帧图 像，与当前处理的宏块比照，找到最正确的宏块分割方式和运动预测位置， 并输出残差数据。帧内预测 Intra Prediction此模块完成帧内预测算法，参考当前帧已编码的宏块

28、预测当前宏块，选择最 正确的预测模式并输出残差数据。选择器Selection此模块评估帧内帧间预测，选择最正确的模式，送入后续编码模块。前向变换和量化 Forward Transform and Quantization此模块完成H.264算法中的DCT变换和量化。熵编码 Entropy Coding此模块完成H.264算法中的熵编码，采用CAVLC算法对变换和量化后的数据 进行编码，并将编码后数据组织成符合 H.264标准的NAL码流。NAL输出接口 NAL Output In terface、将最终的码流通过 nal 接口送出。反变换和量化 Inverse Transform and Qu

29、antizaion此模块完成H.264算法中的反变换和反量化，恢复残差图像，用于重建参考 帧。宏块重建 Macroblock Reconstruct 此模块根据选择的预测模式和重建后的残差图像，重建出参考帧图像，用于 同一帧图像后续宏块的帧内预测。Deblocking Filter此模块完成 ITU-T H.264 建议的去块滤波算法，以减小量化编码的块效应， 去块滤波后的图像将作为参考帧存放于外部存储器， 用于下一帧图像的运动 估计参考。External Memory Interface 实现xtmem外部存储器接口。3.2. Chips&Media H264 解码器 IP 核Chi

30、ps&Media简称C&M是目前世界上成熟的解码器IP提供商，其解码 器IP Boda系列广泛用于主流商业公司的多媒体处理芯片当中，包括飞思卡 尔、LG 三星、Tride nt、摩托罗拉、Telechips 等。C&M的 Boda7503 系列 支持1080p/30fps的H.264解码，支持 BP/MP/HP支持到level 4.1，平均 主频 133MHz。32bit APB Hl/FBITProcessorAXI Bus WFMacroblock SegLi 亡 nc商Internal Peripheral BUS64bitAXI Memory l/FAMBA A

31、XI BUSInter- PredctioriiImlra-PiediciionCoefficientBufferDMACDeblockFlfterTransfairm-Quantizatkx)AC/DCPredictionPost-processing图12. C&M H264 decoder IP 内核原理框图IP核通过32-bit APB bus接到客户系统中，消耗大约IMIPs处理器处理能 力。IP内部包含一个BIT Processor和一个硬件视频解码处理单元。其中， BIT Processor用于控制硬件视频解码处理单元以及和主CPU交互；硬件视频解码处理单元内包括Tran

32、sform/Quant、ME/MC帧内预测/AC/DC预测、环路滤波器、 DMA空制器等功能。此IP核主要特性如下：性能：-最高可达全高清(1080p, 30帧/秒;1080i,60 帧/秒)?全高清(1080p丨解码，速率为133MHz-32MP/秒(最高达4:4:4)，运行速率133MHz?需要运行的主处理器资源：最多1MIPs功能：?同时多标准实时解码?支持 H.264 MP/HP 的 CABAC/CAVLC?支持MPEG-4 ASP勺全局运动补偿(GMC)?支持去块滤波(Deblocking)，去环滤波(Deringing),图像旋转，镜像等图像后处理-H.264 :灵活的宏块排列模式

33、(FMO)和任意条带排列(ASO)?动态门控时钟(Clock Gat in g)可降低功耗?可选可选64位次AXI总线可提高总线利用率F列图是该IP在常见视频处理芯片中的应用框图:ARMARMl 176 Ccnntivity H P»fiplwrallVldeo II SystemMage procfiMhigMemory图13. C&M decoder IP在移动多媒体芯片内的应用一33接口 IP核完整的FPGAt视频压缩编码系统，除了完成视频压缩算法的编码IP核之外, 还需要一些外部接口 IP来实现算法IP核对外的数据交互。整个片上系统的框图 如图14所示：PCIe x1

34、 LinkDiscrete PHYFPGA(Xilinx V5 330)PCIe-EPxlAHB32125 MHzDVI-AHB-H264EI2C-AHBI2S-AHBH264-ECon trol RegistersCpl AHBMasterDMA AHBMasterAHBSlaveAHBSlaveAHBSlaveAHB BusMux/ArbiterIn terleaved Scan Con versi onMUXAHBAHBDMASlaveCo ntrolRegistersRaw DataFIFOt,Motio nEstimationI2S ReceiverI2CMasterVideo Da

35、ta Process ingMotion Compe nsati onModeSelectio nEn tropyCodi ng4:2:0 Down sampli ngIn traPredicti onMemory In terfaceDeblock ingFilterRGB-YUV con versionDDR2 SDRAMCon trollerI2S Rceiver (UDA1380)DVI Receiver仃FP401A)DDR2SO-DIMMModule图14.视频压缩编码片上系统原理框图系统内总线采用成熟通用的 32bit AHBAdvaneed High-performanee B

36、us 总线。上面挂接PCIe接口，DVI视频接口，I2S音频接口，CMM多媒体接口。 其中PCIe为总线主端Master ，其余为总线从端Slave。外部的视频信号经由子板DVI Receiver采集后，由DVI-AHB-H264E接口 IP核处理后放到AHB总线上。主控CPU可通过PCIe接口获取原始视频数据。DVI-AHB-H264E还可或者通过一个多路选择器MUX,将原始视频数据直接送 往 H264-E IP 核。外部音频数据经由子板I2S Receiver采集后，由I2S-AHB接口 IP核处 理后放到AHB总线上。主控CPU!过PCIe接口获取。H264-E IP核通过CMMI-AH

37、B IP核挂接到AHB总线。此IP核负责原始视频 的输入，编码后码流的输出，以及控制存放器的读写。使得主控CPU通过PCIe接口可以访问这些数据。DDR2SDRAM控制器将H264-E的存储器接口与开发板上的 DDR2内存条连接, 提供H264-E的外部存储空间。系统中主要的接口 IP核包括：PCIe 1x 端点 IP 核 PCIe-EPxl夕卜部DDR2存储器控制器IP核DDR2 SDRAM Controller外围芯片I2C控制器IP核I2C Master H264-E多媒体接口 IP 核 CMMI-AHB视频数据接口，音频数据接口属于定制效劳，在3.4节详细论述。其他成熟 的接口 IP介

38、绍如下： 331. Cast CPXP-EP(X1) PCIE Express En dpoi nt Con troller IPCASTPCIE单通道控制器IP兼容PCIe 1.0标准，包含事务层、数据连接层 和物理协议层。图15为IP核的原理框图Cast公司的CPXP-EP(X1)IP核产品提供完整的HDL源码，详尽的技术文档, 测试代码，编译脚本，仿真脚本和 FPGA优化脚本。同时提供良好的技术支持服 务。其主要特性指标如下：兼容PCIE实现了事务层、数据连接层和物理协议层 支持x1和x4两种带宽Gbps速度最多支持8个虚拟通道内部总线位宽64bit，总线时钟为125Mhz 支持点到点循

39、环冗余码生成和验证可配置接收器的缓存大小332. DDR2 SDRA控制器 IP CASTDDR2-SDRAM-CTRL存控制器IP核是一个针对Burst访问优化、流水 线设计的控制器，可用于目前所有符合工业标准的DDRffi DDR2 SDRAM片，也包括Mobile DDR SDRAM该控制器接口简单，所有参数可配，方便用户集成， 同时通过流水线和并行结构设计包括读写通道分开，可使 IP 核的带宽到达 最大。Cast公司的DDR2-SDRAM-CTRL核产品提供完整的 HDL源码，详尽的技术 文档，测试代码，编译脚本，仿真脚本和 FPGA优化脚本。同时提供良好的技术 支持效劳。其主要特性指

40、标如下：可兼容目前所有符合工业标准的 DDR DDR2 SDRAM DIM和芯片，包括 Mobile DDR SDRAM；高性能结构， 3 级处理队列用于最大化带宽； 流水化设计方便用户集成和高时钟频率； 针对低功耗应用设计的Power-Down和自刷新技术； 数据通路逻辑包含小FIFO用以提高性能和方便集成； 2种PHY实现方案：延迟DQS或者延迟Clock ； 侦测所有 bank 的状态； 可编程自动 Precharge 机制； 可编程自动刷新机制；可实时配置时序、 CL、Burst 长度、队列比特、是否允许低功耗、是否 允许自动 Precharge 等参数；命令、读取、写入通道逢考；所有

41、通道支持握 制； 支持 1到65536长度的 burst 。3.3.3. I2C 控制器 IPCASTI2C控制器IP核实现了 PHILIPS公司推出的芯片间串行传输总线协议。 主要用于对外围芯片的配置和控制。原理框图如图 16 所示，其主要特性指标如 下：支持主从两种工作模式标准模式下，数据传输最高可达1OOkbps;高速模式下，数据传输最高可 达 400kbpsCast公司的I2C Controller IP 核产品提供完整的HDL源码，详尽的技术 文档，测试代码，编译脚本，仿真脚本和 FPGA优化脚本。同时提供良好的技术 支持效劳。图16. I2C IP核原理框图3.3.4. H264-

42、E多媒体接口 IP 核 CMMI-AHBCAST CMMI-AHB II核实现了 AMBA AH总线到CAST勺多媒体IP核的简单接 口 ,CMM集成了 IP核控制存放器访问，数据流发送和接收以及一个双通道 DMA控 制器Cast公司的CAST CMMI-AHB IP IP核产品提供完整的 HDL源码，详尽的技 术文档，测试代码，编译脚本，仿真脚本和 FPGA优化脚本。同时提供良好的技 术支持效劳。其主要特性指标如下：完全兼容 AMBA AHB2.0总线标准；与CAST的多媒体IP核相兼容；独立的视频流输入，数据流输出FIFO通道；FIFO数据支持被DMA空制器或者SOC总线访问 双通道DMA

43、控制器；在slave或者DMA模式下支持burst传输方式；在slave或者DMA模式下支持中断；可调整的AHB总线访问数据流输出FIFO的延迟设定；侦测所有 bank 的状态； 可编程自动 Precharge 机制； 可编程自动刷新机制； 可实时配置时序、 CL、Burst 长度、队列比特、是否允许低功耗、是否 允许自动 Precharge 等参数； 命令、读取、写入通道逢考；所有通道支持握 制； 支持1到65536长度的 burst 。3.4. IP 核整合设计视频压缩编码片上系统图 14 所示的 IP 整合设计，主要包括各 IP 到片 内AHB总线的桥接，以及 DDR2 SDRA与H26

44、4-E IP核的桥接。其中 PCIe-EPxl 控制器到AHB总线的桥接工作，以及 DDR2 SDRA与H264-E IP核的桥接包含在 H.264 Pre-Integrated Platform 效劳中。此外还有视频数据、音频数据、 I2C 到AHB总线的桥接工作，即图14框图中的DVI-AHB-H264E I2S-AHB, I2C-AHB。 上述 IP 核整合设计可由 Cast 公司提供定制效劳， 以源码形式交付，并提供相应 的技术支持。3.4.1.H.264 Pre-Integrated PlatformH.264 Pre-Integrated Platform是 Cast 公司现有的 H264-E 的平台整合方案。原理框图如图17所示。其主要内容包括32bit的AHB总线，PCIe IP核到 AHB总线的桥接，CMMI-AH总线接口，以及 DDR2 SDRAM制器IP与H264-E IP 核的连接。此整合方案可实现由主控CPU控制的视频编码，其输入视频通过PCIe 接口由主控CPU送入，输出码流数据也通过 PCIe接口送给主控CPU此方案并 不能实现实时的视频压缩， 但是整体方案不可缺少的局部。 以下是平台包含的各 项整合功能：32bit AHB 总线，总线复用器和总线仲裁器PCIe至