数字逻辑电路

1、主讲老师：主讲老师：韩维良韩维良2005.7第四章第四章触发器触发器数字逻辑电路第四章 触发器第一节第一节 触发器概述触发器概述一、概述一、概述 触发器触发器即存贮单元，是具有记忆功能的基本单元电具有记忆功能的基本单元电路，能存储一位二进制代码路，能存储一位二进制代码；用于记忆电路过去的状态，是组成时序电路必不可少的重要组成部分。 数字逻辑电路第四章 触发器触发器的基本性质：1)、具有两个互补的稳定状态（0和1）,即双稳态触发器，能存储一位二进制信息。2)、在触发时两个稳定态之间翻转；在一定外界信号激励作用下，触发器可以从一个稳定状态翻转为另一个稳定状态。(即从1变成0或从0变成1状态)。 3

2、)、当输入信号消失后，被置成的状态能保存下来。数字逻辑电路第四章 触发器按其功能可分为按其功能可分为：R-S触发器、D触发器、J-K触发器、T触发器及T触发器五种；按其结构可以分为按其结构可以分为：基本RS触发器、同步RS触发器、主从触发器、边沿触发器等几种。 二、基本二、基本RSRS触发器触发器1 1构成构成逻辑图和符号如下：数字逻辑电路第四章 触发器&RS置1端置0端QQR SQQ数字逻辑电路第四章 触发器基本RS触发器由两个“与非”门(也可以是“或非”门)交叉反馈连接而构成。有两个输入端两个输入端R R和和S S，R为置“0”端，S为置“1”端，R和S均为低电平有效；R表示Res

3、et(复位)，R又称为复位端，S表示Set(置位)，S又称为置位端。两个输出端两个输出端Q Q和和Q Q，Q和Q既表示触发器状态又是其输出端。两个互反的输出端。从器件的构成来讲，需要两个输出，但谈触发器的状态时，只用一个即可。数字逻辑电路第四章 触发器Q=1， Q=0表示1状态；Q=0， Q=1表示“0”状态。即，触发器有两个稳定的状态，通常将Q的状态定义为触发器的状态。两个与非门相互控制、相互制约而获得稳定状态，除非外加输入打破此稳定状态，否则此稳态可长久保持。要使触发器从一个稳定态转到另一稳态，必须外加0电平信号(或低电平、负脉冲)，称为触发。数字逻辑电路第四章 触发器2 2、工作原理、工

4、作原理根据前面的电路图，可以写出表达式为：Q=SQQ=RQ输入与输出之间的关系体现在下面四个方面：、R=1R=1、S=0S=0（置（置1 1）不论电路原来处在 0状态或 1状态，都会使Q1，随之Q0，电路实现了置 1功能。(图)、R=0R=0、S=1S=1（清（清0 0）不论电路原来处在 0状态或 1状态，都会使Q1，随之Q0；电路实现了置 0功能。数字逻辑电路第四章 触发器、R=S=1R=S=1（保持）（保持）电路的状态由原来的状态决定原来的状态决定，或者说，电路维持原状态不变不变。即存贮功能的体现。(图)由于交叉反馈连接，使得电路的状态在两个互反的反馈信号制约下，保持原状态不变。如令Q=1

5、，Q=0，则Q=1使得Q=0，而Q=0使得Q=1。数字逻辑电路第四章 触发器、R=S=0R=S=0若R,S端同时加低电平有效信号，即SR0时，有Q1、Q1，在两个输入信号同时撤消（回到高电平）后，触发器的状态将不能确定不能确定是 1还是0。(图)因此应禁止出现这种情况，需要加上约束方程：R+S=1。(1+1=1,1+0=1,0+1=1)数字逻辑电路第四章 触发器Qn+1R S功能功能Qn0 1置置0 000011 0置置1 111011 10011保持保持0 0不定不定01Qn+1R S功能功能Qn0 1置置0 00001置置0 000011 0置置1 11101置置1 111011 1001

6、1保持保持0 0不定不定01不定不定01 Qn为触发器原来的状态，又称为现态，而Qn+1为触发器经触发后的下一时刻的状态，又称为次态。数字逻辑电路第四章 触发器需说明的是：由于反馈线的存在，无论是复位还是置位，有效信号只需作用很短的一段时间即可，即“一触即发”。数字逻辑电路第四章 触发器例：用基本RS触发器与与非门构成一个四位二进制数码寄存器。寄存器的主要功能是存放数据或保存运算结果。构成寄存器的核心器件是触发器，一个触发器存放一位数据，因此, n位数据要n个触发器。四位二进制数码寄存器则需要四个RS触发器。构成电路如下：数字逻辑电路第四章 触发器从组成上看有：四个数据输入端，四个数据输出端；

7、一个清零信号端CR，一个置数信号端LD，清零低电平有效，置数高电平有效。一般情况下，往数码寄存器中存入数码时，先清零，再送入数码。、清零、清零CR加低电平，LD加低电平。由于LD=0，四个与非门的输出皆为1，使得：S=1，R=0；为置零状态，各触发器的输出Q皆为0。数字逻辑电路第四章 触发器、置数、置数即将数码存入数码寄存器。在清零后，各触发器的输出Q皆为0。LD加高电平，（而此时CR=1）与非门的输出取决于D的输入；当D0=1时，与非门的输出为0，S=0，R=1，为置数状态，使Q0=1 =D0；当D0=0时，与非门的输出为1，S=1，R=1，为不变状态，Q的状态不变，（因为清零后，Q已经等于

8、0），使Q0=0 =D0；数字逻辑电路第四章 触发器当置数过程完成以后，各触发器的状态保持现状不变。必须注意:置数前，应先清零，再置数，否则将会出现错误。如：0#触发器原来的状态是1，现在输入D0为0；在置数是时，LD=1，与非门的输出为1，S=1，R=1，为不变状态，Q的状态不变，使Q=1D0；数字逻辑电路第四章 触发器第二节第二节 基本钟控触发器基本钟控触发器一、概述一、概述由同步信号控制的触发器称为同步触发器或钟控触发器，同步信号也叫做时钟信号时钟信号，用CP表示（为Clock Pulse的缩写）。即：引入时钟脉冲 cp 控制触发器的变化(翻转)的时刻。如：队列操练的口令,百米跑裁判员的

9、发令声。时钟时钟：外加的具有固定频率的脉冲信号，以此作为时间基准控制电路工作的控制信号。数字逻辑电路第四章 触发器同步触发器与基本触发器的不同之处在于，它的状态改变不仅取决于输入信号，还与时钟脉冲信号CP有关。 时钟触发器按逻辑功能分为RS型、D型、JK型、T型四种，这几种电路都十分简单，容易理解。二、同步二、同步RSRS触发器（钟控触发器（钟控RSRS触发器）触发器）1 1、电路构成、电路构成基本RS时钟控制门时钟控制门G3、G4数字逻辑电路第四章 触发器数字逻辑电路第四章 触发器2 2、工作原理、工作原理触发器的时钟信号CP为1时，输入信号才能被触发器接收并导致输出状态的变化；而当时钟信号

10、为0时，触发器不接收输入信号且状态维持不变。cp=0时，不管R、S如何，其输出状态都不会变，G3，G4被cp=0封锁，使它们的输出都为1，相当于原来基本RS触发器的RS端均为1的情况。数字逻辑电路第四章 触发器cp=1时，G3、G4门打开，R、S通过G3、G4门到达基本RS。cp=01时控制触发器翻转，触发器翻转到什么状态则由R、S决定。当S=1、R=0时，G4门的输出Q4为0，G3门的输出为Q3为1，（相当于原基本RS触发器的S=0、R=1的状态），Q输出为1。当S=0、R=1时，G4门的输出Q4为1，G3门的输出为Q3为0，（相当于原基本RS触发器的S=1、R=0的状态），Q输出为0。数字

11、逻辑电路第四章 触发器综上可知，在上述两种情况下，Q的输出状态与S的状态相同。当S=0、R=0时，G4门的输出Q4为1，G3门的输出为Q3为1，（相当于原基本RS触发器的S=1、R=1的状态），Q输出为原来的输出状态。即不变态。当S=1、R=1时，G4门的输出Q4为0，G3门的输出为Q3为0，（相当于原基本RS触发器的S=0、R=0的状态），Q的输出状态不定。即不定态，应加以避免。特点特点：基本RS是0电平起作用（即S等于0置数），钟控RS则是“1”电平起作用。数字逻辑电路第四章 触发器数字逻辑电路第四章 触发器根据前面的逻辑电路图，可写出逻辑表达式：Q3=RCP=R (由于在CP=1时触发)

12、Q4=SCP=S（Q3、Q4分别代入原基本RS触发器的R、S端）Q=Q4Q=SQQ=Q3Q=RQ数字逻辑电路第四章 触发器信号作用之前触发器原来的状态称为现在状态（简称现态），用Qn表示信号作用之后触发器新的状态称为下一状态（简称次态），用Qn+1表示Qn+1=SQnQn+1=RQn数字逻辑电路第四章 触发器存在的问题：空翻空翻：在CP=1的期间如果输入信号发生变化，且输入信号变化多次时，则触发器的状态也随之多次翻转，通常把在同一CP脉冲下引起触发器两次或多次翻转的现象称为空翻空翻。由于在CP=1期间，G3、G4门都是开着的，都能接收R、S信号。数字逻辑电路第四章 触发器三、三、D D触发器触

13、发器为了解决同步RS触发器输入R、S同时为1时所出现的状态不确定的缺点，可将同步RS触发器接成下图的形式，这样就构成了只有单输入端的D触发器。D触发器又叫D锁存器或延迟触发器。数字逻辑电路第四章 触发器&GQ54QQDG34Q&G65Q6Q12&3G&CPGG数字逻辑电路第四章 触发器D触发器的逻辑功能比较简单，当输入D为1时，来一个CP脉冲，触发器被置为1；当D为0时，来一个CP脉冲，触发器被置为0。在CP=1的期间，由于反相器的连接使得原同步触发器的S、R始终相异。表达式： Qn+1=D。即：输入决定输出，输出与原状态无关。数字逻辑电路第四章 触发器 存在问

14、题：仍存在空翻，不能用于移位寄存器、计数器，只能作数码寄存。数字逻辑电路第四章 触发器四、四、JKJK触发器触发器在同步RS触发器中，必须限制输入R和S同时为1的情况出现，这给使用带来了不便。将输出反馈分别输入到G3、G4门上，同时将输入端S改成J，R改成K。这样就构成了JK触发器。cl数字逻辑电路第四章 触发器JK触发器的逻辑功能如下：当时钟脉冲未到来，即CP=0时，无论触发器的输入J和K怎样变化，触发器状态将保持不变。当时钟脉冲到来时，即CP=1时，触发器才会响应J、K的输入：如果J=0，K=0，触发器保持原状态不变；如果J0，K=1，无论触发器的现态如何，其次态总是0；数字逻辑电路第四章

15、 触发器如果J=1，K=0，无论触发器的现态如何，其次态总是1；如果J=1，K=1，触发器必将翻转，即变得与原状态相反，Q与原Q相同，Q与原Q相同。JKQnQn+10000110100110011110110Qn+1=J K Qn+J K+J K Qn01J=K=0J=K=1K=J=K=01J=数字逻辑电路第四章 触发器可以化简为：五、五、T T触发器触发器如果把JK 触发器的两个输入端J和K连在一起，并用符号T表示，这样就构成了T触发器，如下页的图所示。T触发器又叫计数触发器。当T1时，每来一个时钟脉冲，触发器的状态就改变一次，计一次数。而当T0时，尽管有时钟脉冲来到，触发器不改变，即保持原

16、态不变，停止计数。状态改变:即0变1,1变0。数字逻辑电路第四章 触发器数字逻辑电路第四章 触发器逻辑表达式为：Qn+1=TQn+TQnT 触发器的特征：每来一个 cp 脉冲，触发器状态就改变一次，所以又称计数触发器。以上介绍了四种触发器的逻辑符号和外部特性，另外，各种功能的触发器是可以相互转换的，经过适当组合变换可以把一种逻辑功能的触发器转换成另一种功能的触发器。其中J-K触发器是功能较全的一种器件，可以方便的转为完成其它触发器功能，如一个JK触发器变换为D触发器，变换为T触发器，变换为RS触发器等。 数字逻辑电路第四章 触发器第三节第三节 各种触发器各种触发器一、主从一、主从RSRS触发器

17、触发器1 1、电路构成、电路构成它由两个结构相同的门控RS触发器组成，分别称为主触发器和从触发器。数字逻辑电路第四章 触发器数字逻辑电路第四章 触发器其中主触发器用于接受输入信号，而其输出连接到从触发器的输入上，决定从触发器的状态。2 2、工作原理、工作原理根据时钟信号CP的变化，电路的翻转分两步进行：1)、CP=1时，主触发器的G7、G8门被打开，由R、S的输入决定主触发器的状态；而从触发器由于时钟信号被反相等于0，G3、G4门封锁，其状态保持原状态不变；数字逻辑电路第四章 触发器2)、CP下降沿到来时即从1变为0时，主触发器的G7、G8门被封锁，不再受R、S的影响，其状态保持原状态不变；而

18、从触发器由于时钟信号被反相等于1，G3、G4门打开，其状态由主触发器的输出决定；即从触发器的状态按主触发器的状态改变，主触发器不再受S和R的影响。第一步，在CP1时，由输入信号决定主触发器的状态，从触发器保持不变；第二步，CP下降沿（由1变为0时）到达时从触发器的状态由主触发器的状态决定，因此触发器输出触发器输出Q Q的变化一的变化一定发生在定发生在CPCP下降沿。下降沿。数字逻辑电路第四章 触发器 CP的波峰要保持一定的时长，等信号稳定。 由互补的钟控信号控制主从触发器的状态改变。 其逻辑功能与RS触发器相同，但是在一个CP周期内，触发器的状态只能改变一次，有效解决了空翻的问题。 逻辑功能:

19、与同步RS触发器相同。数字逻辑电路第四章 触发器二、主从式二、主从式JKJK触发器触发器主从结构RS触发器中的主触发器本身仍是一个时钟RS触发器，所以在CP1期间它的输入信号仍需遵守RS0的约束条件。否则，若RS1，则CP下降沿到达时无法确定主触发器的状态，因而也无从得知从触发器的状态了，仍存在不确定态。 在主从RS触发器的基础上加上适当连线构成JK式，它将从触发器的输出Q和Q分别接回至主触发器接收门的输入端，输入信号命名为J和K，构成了主从结构JK触发器，从而能够解决了不定态和空翻问题。数字逻辑电路第四章 触发器1 1、电路构成、电路构成数字逻辑电路第四章 触发器2 2、工作原理、工作原理根

20、据时钟信号CP的变化，电路状态改变分两步进行：1)、当CP由0变为1时，主触发器接受输入J、K，并予以暂存；而从触发器由于时钟信号被反相等于0，G3、G4门封锁，其状态保持原状态不变，Q不变；2)、CP下降沿到来时即从1变为0时，主触发器的G7、G8门被封锁，J, K的任何变化不会影响其状态；而从触发器由于时钟信号被反相等于1，G3、G4门打开，其状态与主触发器的输出相同；也就是最终的输出。数字逻辑电路第四章 触发器触发分两步进行：cp=1 cp=1 接收并暂存接收并暂存； cp=0 cp=0 触发、翻转触发、翻转。其逻辑功能与前述JK触发器相同。数字逻辑电路第四章 触发器在触发阶段，由于cp

21、=0封锁主触发器， Q或J、K的任何变化，均不会影响其状态，从而不会影响从触发器的输出，因此，一个cp周期中，触发器只翻转一次, 清除了空翻，同时也不会存在不定态。三、维持三、维持- -阻塞型阻塞型D D触发器触发器为了增强触发器的可靠性和提高抗干扰能力，希望触发器的状态变化仅仅取决于时钟信号触发沿到来时输入信号的状态，这类触发器叫边沿触发型触发器。输出状态的变化发生在CP时钟信号的边沿（上升沿或下降沿），而且仅仅取决于时钟信号CP的边沿到达时输入信号的状态。数字逻辑电路第四章 触发器维持-阻塞型D触发器是一种典型的边沿触发器。是上升沿触发方式，也就是只在CP从低变为高的这个过程中触发；&GQ54QQDG34Q&G65Q6Q12&3G&CPGGL13LL2SDRD数字逻辑电路第四章 触发器1 1、电路的构成、电路的构成在D触发器的基础上，增加了三根反馈线L1、L2、L3。另外，为扩展功能增加了Sd、Rd。Sd、Rd接至基本RS的触发器的输入端；分别是置1和置0端，低电平有效；当Sd=0且Rd=1时