SoC设计10_可测性

1、SoC设计方法与实现设计方法与实现第十章可测性设计可测性设计内容大纲内容大纲测试的概念和原理测试的概念和原理故障建模故障建模自动测试向量生成自动测试向量生成可测性设计可测性设计可测性方法（可测性方法（SCAN、MEMORY BIST、 Boundary SCAN）内容大纲内容大纲测试的概念和原理测试的概念和原理故障建模故障建模自动测试向量生成自动测试向量生成可测性设计可测性设计可测性方法（可测性方法（SCAN、MEMORY BIST、 Boundary SCAN）测试概念和原理测试概念和原理测试包含了三方面的测试包含了三方面的内容：已知的测试矢内容：已知的测试矢量、确定的电路结构量、确定的电路

2、结构和已知正确的输出结和已知正确的输出结果果 按测试方式的分类按测试方式的分类 穷举测试矢量穷举测试矢量 n穷举测试矢量是指所有可能的输入矢量。 功能测试矢量功能测试矢量 n功能测试矢量主要应用于验证测试中，目的是验证各个器件的功能是否正确。 结构测试矢量结构测试矢量 n这是一种基于故障模型的测试矢量，它的最大好处是可以利用电子设计自动化（EDA）工具自动对电路产生测试向量，并且能够有效地评估测试效果。 测试向量举例说明测试向量举例说明例如，如果要测试例如，如果要测试74181ALU，其有，其有14个输入端个输入端口口n穷举测试向量n就需要214=16384个测试矢量，对于一个有38个输入端口

3、的16位的ALU来说，以10 MHz的速度运行完所有的测试矢量需要7.64个小时 测试向量举例说明测试向量举例说明功能测试向量功能测试向量n以74181ALU为例，只需要448个测试矢量，但是目前没有算法去计算矢量是否覆盖了芯片的所有功能。结构测试向量结构测试向量n74181ALU只需要47个测试矢量。这类测试矢量的缺点是有时候工具无法检测所有的故障类型。 SoC测试的目的测试的目的 寻找最小的测试向量集去覆盖更多的芯片以及寻找最小的测试向量集去覆盖更多的芯片以及板级的故障板级的故障衡量标准：故障覆盖率衡量标准：故障覆盖率自动测试设备自动测试设备 (ATE) 测试设备附件测试设备附件探针卡探针

4、卡机械手机械手测试板测试板 4x1典型测试项目典型测试项目1.连接性（接触）测试连接性（接触）测试2.DC参数测试参数测试3.功能测试功能测试4.AC参数测试参数测试内容大纲内容大纲测试的概念和原理测试的概念和原理故障建模故障建模自动测试向量生成自动测试向量生成可测性设计可测性设计可测性方法（可测性方法（SCAN、MEMORY BIST、 Boundary SCAN）缺陷、故障、误差和漏洞缺陷、故障、误差和漏洞 缺陷是指在集成电路制造过程中，在硅片上所产生的缺陷是指在集成电路制造过程中，在硅片上所产生的物理异常，如某些器件多余或被遗漏了。物理异常，如某些器件多余或被遗漏了。故障是指由于缺陷所表

5、现出的不同于正常功能的现象故障是指由于缺陷所表现出的不同于正常功能的现象，如电路的逻辑功能固定为，如电路的逻辑功能固定为1或或0。误差是指由于故障而造成的系统功能的偏差和错误。误差是指由于故障而造成的系统功能的偏差和错误。漏洞是指由于一些设计问题而造成的功能错误，也就漏洞是指由于一些设计问题而造成的功能错误，也就是常说的是常说的bug。 制造缺陷和故障表现形式制造缺陷和故障表现形式制造过程中的缺陷故障表现形式线与线之间的短路逻辑故障电源与电源之间的短路总的逻辑出错逻辑电路的开路固定型故障线开路逻辑故障或延迟故障MOS管源漏端的开路延迟或逻辑故障MOS管源漏端的短路延迟或逻辑故障栅级氧化短路延迟

6、或逻辑故障PN结漏电延迟或逻辑故障常见故障模型常见故障模型 固定型故障固定型故障 晶体管固定开晶体管固定开/短路故障短路故障 桥接故障桥接故障 延迟故障延迟故障存储单元故障存储单元故障模拟故障模拟故障固定型故障固定型故障 这是在集成电路测试中使用最早和最普遍的故这是在集成电路测试中使用最早和最普遍的故障模型，它假设电路或系统中某个信号永久地障模型，它假设电路或系统中某个信号永久地固定为逻辑固定为逻辑0或者逻辑或者逻辑1，简记为，简记为SA0（Stuck-At-0）和）和SA1（Stuck-At-1） 固定型故障举例固定型故障举例共包含共包含2(Npins + Nports) = 2(11+5)

7、 = 32个固定型故障个固定型故障 故障合并端口端口A的的SA0故障和端口故障和端口Z的的SA0故障等效，同样故障等效，同样的端口的端口A的的SA1故障和端口故障和端口Z的的SA1故障等效，因故障等效，因此在考虑测试矢量集的时候可以合并故障，只需要此在考虑测试矢量集的时候可以合并故障，只需要从子故障集合从子故障集合A：SA0，Z：SA0和和A：SA1，Z：SA1中各选择一个故障类型。中各选择一个故障类型。晶体管开路故障晶体管开路故障晶体管短路故障晶体管短路故障存储器故障模型存储器故障模型单元固定故障（单元固定故障（SAF，Stuck-At Fault）n单元固定故障指的是存储器单元固定在0或1

8、。为了检测这类故障需要对每个存储单元和传输线进行读/写0和1的操作。状态跳变故障（状态跳变故障（TF，Transition Delay Fault）n状态跳变故障是固定故障的特殊类型，发生在对存储单元进行写操作的时候，不发生正常的跳变。这里需要指出的是跳变故障和固定故障不可相互替代，因为跳变故障可能在发生耦合故障时发生跳变，但是固定故障永远不可能改变。为了检测此类故障必须对每个单元进行0-1和1-0的读/写操作，并且要在写入相反值后立刻读出当前值。单元耦合故障单元耦合故障 这些故障主要针对这些故障主要针对RAM，发生在一个单元进行写，发生在一个单元进行写操作时，这个单元发生跳变的时候，会影响到

9、另一操作时，这个单元发生跳变的时候，会影响到另一个单元的内容。单元耦合可能是反相类型个单元的内容。单元耦合可能是反相类型 临近图形敏感故障临近图形敏感故障 该故障主要有4类：n对于给定的地址，不存在相对应的存储单元；对于给定的地址，不存在相对应的存储单元；n对于一个存储单元，没有相对应的物理地址；对于一个存储单元，没有相对应的物理地址；n对于给定的地址，可以访问多个固定的存储单元；对于给定的地址，可以访问多个固定的存储单元；n对于一个存储单元，有多个地址可以访问。对于一个存储单元，有多个地址可以访问。地址译码故障地址译码故障 内容大纲内容大纲测试的概念和原理测试的概念和原理故障建模故障建模自动

10、测试向量生成自动测试向量生成可测性设计可测性设计可测性方法（可测性方法（SCAN、MEMORY BIST、 Boundary SCAN）自动测试向量生成自动测试向量生成利用软件程序可以实现利用软件程序可以实现ATPG算法，达到测试向量算法，达到测试向量自动生成的目的。这里的测试向量是指为了使特定自动生成的目的。这里的测试向量是指为了使特定故障能够在原始输出端被观察到，而在被测电路原故障能够在原始输出端被观察到，而在被测电路原始输入端所施加的激励。通过软件程序，可以自动始输入端所施加的激励。通过软件程序，可以自动完成以下两项工作：完成以下两项工作：n基于某种故障类型，确定当前测试矢量能够覆盖多少

11、物理缺陷；n对于特定的抽象电路，工具能够自动选择能够匹配的故障模型。ATPG 算法算法在抽象出有效故障模型的基础上，就可以开发在抽象出有效故障模型的基础上，就可以开发各种自动测试产生（各种自动测试产生（ATPG，Automatic Test Pattern Generation）向量了。）向量了。n常用的ATPG算法有伪随机算法和AD-Hoc算法n对于组合逻辑来说还有D算法、PODEM算法和FAN算法ATPG 算法步骤算法步骤故障类型的选择故障类型的选择nATPG可以处理的故障类型不仅仅是阻塞型故障，还有延时故障和路径延时故障等，一旦所有需要检测的故障类型被列举，ATPG将对这些故障进行合理的

12、排序，可能是按字母顺序、按层次结构排序，或者随机排序。检测故障检测故障n在确定了故障类型后，ATPG将决定如何对这类故障进行检测，并且需要考虑施加激励向量的测试点，需要计算所有会影响目标节点的可控制点。检测故障传输路径检测故障传输路径n寻找传输路径可以说是向量生成中最困难的，需要花很多时间去寻找故障的观测点的传播。因为通常一个故障拥有很多的可观测点，一些工具一般会找到最近的那一个。不同目标节点的传输路径可能会造成重叠和冲突，当然这在扫描结构中是不会出现的。ATPG工具的使用步骤将含扫描结构的门级网表输入到将含扫描结构的门级网表输入到ATPG工具。工具。输入库文件。必须与门级网表相对应并且能被输

13、入库文件。必须与门级网表相对应并且能被ATPG工具工具识别。识别。建立建立ATPG模型。输入库文件后，模型。输入库文件后，ATPG工具将根据库文工具将根据库文件和网表文件建立模型。件和网表文件建立模型。根据根据STIL文件做文件做DRC检测。检测。STIL文件是标准测试接口文文件是标准测试接口文件，包含扫描结构的一系列信息和信号的约束。件，包含扫描结构的一系列信息和信号的约束。生成向量。这里需要选择建立哪种故障模型。生成向量。这里需要选择建立哪种故障模型。压缩向量。这一步骤可以节约将来芯片测试时候的工作站压缩向量。这一步骤可以节约将来芯片测试时候的工作站资源和测试时间。资源和测试时间。转换转换

14、ATPG模式的向量为模式的向量为ATE所需要格式的测试向量。所需要格式的测试向量。输出测试向量和故障列表。输出测试向量和故障列表。内容大纲内容大纲测试的概念和原理测试的概念和原理故障建模故障建模自动测试向量生成自动测试向量生成可测性设计可测性设计可测性方法（可测性方法（SCAN、MEMORY BIST、 Boundary SCAN）可测性设计基础可测性设计基础所谓可测性设计是指设计人员在设计系统和电路的所谓可测性设计是指设计人员在设计系统和电路的同时，考虑到测试的要求，通过增加一定的硬件开同时，考虑到测试的要求，通过增加一定的硬件开销，获得最大可测性的设计过程。销，获得最大可测性的设计过程。

15、目前，主要的可测性设计方法有：目前，主要的可测性设计方法有：n扫描通路测试（Scan）n内建自测试（BIST）n边界扫描测试（Boundary Scan）可测性设计的优势和不足可测性设计的优势和不足 优 势不 足可以利用EDA工具进行测试矢量的生成增大了芯片的面积、提高了出错概率便于故障的诊断和调试增加设计的复杂程度可以提高芯片的成品率并衡量其品质需要额外的引脚，增加了硅片面积减少测试成本影响了芯片的功耗、速度和其他性能内容大纲内容大纲测试的概念和原理测试的概念和原理故障建模故障建模自动测试向量生成自动测试向量生成可测性设计可测性设计可测性方法（可测性方法（SCAN、MEMORY BIST、

16、Boundary SCAN）Scan可测试性可测试性Scan的基本概念的基本概念扫描测试设计规则扫描测试设计规则 1G3G2G1B = 0C = 0D = 1E = 1测试测试向量向量 = 00110Bs.a.1A可控制性把激励施加到被测单元的能力把激励施加到被测单元的能力G3G4A = 0s.a.1A0Y故障传播故障传播B期望期望 : 0故障响应故障响应 : 1可观察性故障传播到原始输出端的能力故障传播到原始输出端的能力 固定型故障检测举例固定型故障检测举例 固定型故障检测举例固定型故障检测举例寻找图中故障点的测试向量寻找图中故障点的测试向量扫描测试的基本概念扫描测试的基本概念 扫描测试是目

17、前数字集成电路设计中最常用的可测扫描测试是目前数字集成电路设计中最常用的可测性设计技术，这里说的是内部扫描，不同于边界扫性设计技术，这里说的是内部扫描，不同于边界扫描。描。扫描时序分成时序和组合两部分，从而使内部节点扫描时序分成时序和组合两部分，从而使内部节点可以控制并且可以观察。可以控制并且可以观察。测试矢量的施加及传输是通过将寄存器用特殊设计测试矢量的施加及传输是通过将寄存器用特殊设计的带有扫描功能的寄存器代替，使其连接成一个或的带有扫描功能的寄存器代替，使其连接成一个或几个长的移位寄存器链来实现的。几个长的移位寄存器链来实现的。带多路选择器的带多路选择器的D型触发器型触发器 n正常工作模

18、式：正常工作模式：scan_enable为为0，此时数据从，此时数据从D端输端输入，从入，从Q端输出。端输出。n扫描移位模式：扫描移位模式：scan_enable为为1，此时数据从，此时数据从scan_in输入，从输入，从scan_out端输出。端输出。带扫描端的锁存器带扫描端的锁存器 全扫描和部分扫描全扫描和部分扫描 扫描测试原理扫描测试原理 扫描设计规则扫描设计规则 扫描测试要求电路中每个节点处于可控制和可观测扫描测试要求电路中每个节点处于可控制和可观测的状态，只有这样才能保证其可替换为相应的扫描的状态，只有这样才能保证其可替换为相应的扫描单元，并且保证故障覆盖率。单元，并且保证故障覆盖率

19、。为了保证电路中的每个节点都符合设计需求，在扫为了保证电路中的每个节点都符合设计需求，在扫描链插入之前会进行扫描设计规则的检查。描链插入之前会进行扫描设计规则的检查。 基本扫描规则基本扫描规则使用同种类扫描单元进行替换，通常选择带多路选使用同种类扫描单元进行替换，通常选择带多路选择器的扫描触发器；择器的扫描触发器；在原始输入端必须能够对所有触发器的时钟端和异在原始输入端必须能够对所有触发器的时钟端和异步复位端进行控制；步复位端进行控制；时钟信号不能作为触发器的输入信号；时钟信号不能作为触发器的输入信号；三态总线在扫描测试模式必须处于非活跃状态；三态总线在扫描测试模式必须处于非活跃状态；ATPG

20、无法识别的逻辑应加以屏蔽和旁路。无法识别的逻辑应加以屏蔽和旁路。三态总线三态总线 为了避免扫描模式（为了避免扫描模式（scan_mode）下的总线竞争）下的总线竞争，必须控制其控制端，通常的做法是在控制端加入，必须控制其控制端，通常的做法是在控制端加入多路选择器，使其固定在逻辑多路选择器，使其固定在逻辑0或者逻辑或者逻辑1 门控时钟或者门控异步输入端门控时钟或者门控异步输入端 为了避免扫描模式下为了避免扫描模式下resetn不可控制，处理方法不可控制，处理方法和三态总线一样，加入额外逻辑，让异步输入端处和三态总线一样，加入额外逻辑，让异步输入端处于非有效状态于非有效状态 ATPG工具不识别的逻

21、辑工具不识别的逻辑 旁路黑盒旁路黑盒整体整体DFT实现及性能上考虑实现及性能上考虑 尽量避免异步时钟设计；尽量避免异步时钟设计；限制不同时钟域的数量；限制不同时钟域的数量；对于多时钟域的设计，处于同一时钟域的触对于多时钟域的设计，处于同一时钟域的触发器最好连在同一根扫描链上；发器最好连在同一根扫描链上；注意扇出比较多的端口，如注意扇出比较多的端口，如scan_enable信号，尤其在综合的时候需要特别注意；信号，尤其在综合的时候需要特别注意；对于存储器、模拟电路等不可综合的逻辑加对于存储器、模拟电路等不可综合的逻辑加入适当的隔离旁路结构；入适当的隔离旁路结构；避免过长的扫描链；避免过长的扫描链

22、；考虑到测试模式下功耗过高所造成的问题，可将扫考虑到测试模式下功耗过高所造成的问题，可将扫描测试分成数个部分，分开进行插入，在不同的扫描测试分成数个部分，分开进行插入，在不同的扫描测试模式下，测试不同的部分；描测试模式下，测试不同的部分；尽量减少额外逻辑带来的面积、功耗的增大；尽量减少额外逻辑带来的面积、功耗的增大；通过复用外围引脚，减少扫描测试对引脚的要求。通过复用外围引脚，减少扫描测试对引脚的要求。 整体整体DFT实现及性能上考虑实现及性能上考虑常用的测试综合和常用的测试综合和ATPG工具工具 扫描插入工具：扫描插入工具：Synopsys的的DFT Compiler、Mentor的的DFT

23、Advisor。ATPG工具：工具：Synopsys的的TetraMAX、Mentor的的Fastscan。测试矢量验证：测试矢量验证：Synopsys的的TetraMAX。扫描设计流程扫描设计流程存储器内建自测存储器内建自测存储器本身的物理结构密度很大。通常对存储器的测试将存储器本身的物理结构密度很大。通常对存储器的测试将受到片外引脚的限制，从片外无法通过端口直接访问嵌入受到片外引脚的限制，从片外无法通过端口直接访问嵌入式存储器。式存储器。随着存储器容量和密度的不断增加，各种针对存储器的新随着存储器容量和密度的不断增加，各种针对存储器的新的错误类型不断产生。的错误类型不断产生。SoC对于存储

24、器的需求越来越大。目前在许多设计中，存对于存储器的需求越来越大。目前在许多设计中，存储器所占硅片面积已经大于储器所占硅片面积已经大于50，预计到，预计到2014年这一比年这一比率会达到率会达到94。对于对于SoC系统而言，系统而言，SRAM、DRAM、ROM、EEPROM和和Flash都可以嵌入其中，因此需要不同的测试都可以嵌入其中，因此需要不同的测试方法去测试。方法去测试。存储器的测试时间越来越长，在未来的超大规模集成电路存储器的测试时间越来越长，在未来的超大规模集成电路设计过程中，存储器将取代数字逻辑而占据芯片测试的主设计过程中，存储器将取代数字逻辑而占据芯片测试的主要部分。要部分。存储器

25、测试方法存储器测试方法 测 试 方 法优 点缺 点直接访问测试方法可以进行非常详细的测试可以使用故障诊断工具在芯片I/O上有巨大损失布线代价可能很大通过片上微处理器进行测试不需要额外硬件没有性能损失必须要有微处理器的存在存储器内建自测有自动工具支持可以进行全速测试有良好的故障覆盖率对于测试机来说，消耗最少有一定的硬件开销对存储器带来永久的性能损失故障诊断和修复比较麻烦硬件本身的可测试性扫描寄存器测试可以进行故障分析避免了在芯片I/O性能损失测试时间会很长需要大量的额外硬件用ASIC功能测试的方法进行测试不需要额外硬件没有性能损失只能执行简单算法只适合小型存储器BIST的基本概念的基本概念 内建

26、自测必须附加额外的电路，包括向量生成器、BIST控制器和响应分析器 BIST测试引脚测试引脚BIST_MODE：测试模式选择信号，控制电路进入BIST状态。BIST_RESET：初始化BIST控制单元。BIST_CLK：BIST测试时钟。BIST_DONE：输出信号，标志自测结束。BIST_FAIL：输出信号，标志自测失败，说明存储器有制造故障。存储器的测试算法存储器的测试算法 棋盘式图形算法棋盘式图形算法 March 数据保留测试数据保留测试棋盘式图形算法棋盘式图形算法 在这种测试方案中，将存储单元分为两组，相在这种测试方案中，将存储单元分为两组，相邻的单元属于不同的两组，然后向不同的组写邻

27、的单元属于不同的两组，然后向不同的组写入入0和和1交替组成的测试矢量。停止后对整个交替组成的测试矢量。停止后对整个存储阵列进行读取存储阵列进行读取 March算法算法 March算法是目前最流行的测试算法算法是目前最流行的测试算法在在March测试方案中，首先对单个单元进行测试方案中，首先对单个单元进行一系列的操作，然后才进行下个单元的操作。一系列的操作，然后才进行下个单元的操作。例如，例如，March 13n算法：算法：(w0)(r0，w1，r1)(r1，w0，r0)(r0，w1，r1)(r1，w0，r0)算法算法MATSMATS+MATS+MARCH XMARCHCMARCH AMARCH

28、 YMARCH B描述描述 (w0); (r0, w1); (r1) (w0); (r0, w1); (r1, w0) (w0); (r0, w1); (r1, w0, r0) (w0); (r0, w1); (r1, w0); (r0) (w0); (r0, w1); (r1, w0); (r0, w1); (r1, w0); (r0) (w0); (r0, w1, w0, w1); (r1, w0, w1); (r1, w0, w1, w0); (r0, w1, w0) (w0); (r0, w1, r1); (r1, w0, r0); (r0) (w0); (r0, w1, r1, w0

29、, r0, w1); (r1, w0, w1); (r1, w0, w1, w0);(r0, w1, w0) March算法测试复杂度算法测试复杂度算法算法MATSMATSMATS+MATS+MATS+MATS+MARCH XMARCH XMARCH CMARCH CMARCH AMARCH AMARCH YMARCH YMARCH BMARCH B复杂度复杂度4 4n n5 5n n6 6n n6 6n n1010n n1515n n8 8n n1717n n数据保留测试数据保留测试 该测试为了保证存储单元在一定的时间内能保持数该测试为了保证存储单元在一定的时间内能保持数据，通常在棋盘式图形

30、算法和据，通常在棋盘式图形算法和March算法中插入算法中插入延迟单元来实现，延迟时间通常介于延迟单元来实现，延迟时间通常介于10 ms和和80 ms之间，由制造工艺和环境温度决定之间，由制造工艺和环境温度决定 单端口单端口SRAM测试举例测试举例向量向量:5, A, 0, FBIST模块在设计中的集成模块在设计中的集成 BIST电路作为逻辑电路的一部分通常在电路作为逻辑电路的一部分通常在RTL级插级插入，并且需要与其他逻辑一起进行综合。数据、地入，并且需要与其他逻辑一起进行综合。数据、地址和一些控制信号在进入存储器之前需要经过多路址和一些控制信号在进入存储器之前需要经过多路选择器选择器 BI

31、ST模块在设计中的集成模块在设计中的集成许多许多EDA工具可以在工具可以在RTL级自动生成级自动生成BIST电电路并集成到设计中，其中最常用的是路并集成到设计中，其中最常用的是Mentor的的mBISTArchitect和和Synopsys的的SoCBIST 边界扫描测试边界扫描测试边界扫描的原理是在核心逻辑电路的输入和输出端口边界扫描的原理是在核心逻辑电路的输入和输出端口都增加一个寄存器，通过将这些都增加一个寄存器，通过将这些I/O上的寄存器连接上的寄存器连接起来，可以将数据串行输入被测单元，并且从相应端起来，可以将数据串行输入被测单元，并且从相应端口串行读出口串行读出n首先是芯片级测试，即

32、可以对芯片本身进行测试和调试，使芯片工作在正常功能模式，通过输入端输入测试矢量，并通过观察串行移位的输出响应进行调试。n其次是板级测试，检测集成电路和PCB之间的互连。实现原理是将一块PCB上所有具有边界扫描的IC中的扫描寄存器连接在一起，通过一定的测试矢量，可以发现元件是否丢失或者摆放错误，同时可以检测引脚的开路和短路故障。n最后是系统级测试，在板级集成后，可以通过对板上CPLD或者Flash的在线编程，实现系统级测试。 板级芯片的互连测试板级芯片的互连测试 IEEE 1149.1标准标准 边界扫描是欧美一些大公司联合成立的边界扫描是欧美一些大公司联合成立的一个组织一个组织联 合 测 试 行

33、 动 小 组 （联 合 测 试 行 动 小 组 （JTAG），为了解决印制电路板（），为了解决印制电路板（PCB）上芯片与芯片之间互连测试而提出的）上芯片与芯片之间互连测试而提出的一种解决方案。由于该方案的合理性，一种解决方案。由于该方案的合理性，它于它于1990年被年被IEEE采纳而成为一个标采纳而成为一个标准，即准，即IEEE 1149.1。该标准规定了。该标准规定了边界扫描的测试端口、测试结构和操作边界扫描的测试端口、测试结构和操作指令。指令。IEEE 1149.1结构结构 主要包括主要包括TAP控制器控制器和寄存器组。和寄存器组。寄存器组包括边界扫寄存器组包括边界扫描寄存器、旁路寄存描

34、寄存器、旁路寄存器、标志寄存器和指器、标志寄存器和指令寄存器令寄存器 端口定义端口定义 TCK：Test Clockn边界扫描设计中的测试时钟是独立的，因此与原来IC或PCB上的时钟是无关的，也可以复用原来的时钟。TMS：Test Mode Selectn由于在测试过程中，需要有数据捕获、移位、暂停等不同的工作模式，因此需要有一个信号来控制。在IEEE 1149.1中，仅有这样一根控制信号，通过特定的输入序列来确定工作模式，采用有限状态机来实现。该信号在测试时钟TCK的上升沿采样。TDI：Test Data Inn以串行方式输入的数据TDI有两种。一种是指令信号，送入指令寄存器；另一种是测试数

35、据（激励、输出响应和其他信号），它输入到相应的边界扫描寄存器中去。TDO：Test Data Outn以串行输出的数据也有两种，一种是从指令寄存器移位出来的指令，另一种是从边界扫描寄存器移位出来的数据。除此之外，还有一个可选端口除此之外，还有一个可选端口TRST，为测试系统复位信号，作，为测试系统复位信号，作用是强制复位。用是强制复位。TAP控制器控制器 TAP控制器的作用是控制器的作用是将串行输入的将串行输入的TMS信信号进行译码，使边界扫号进行译码，使边界扫描系统进入相应的测试描系统进入相应的测试模式，并且产生该模式模式，并且产生该模式下所需的各个控制信号下所需的各个控制信号 边界扫描寄存

36、器边界扫描寄存器 指令寄存器指令寄存器 指令寄存器由移位寄存器和指令寄存器由移位寄存器和锁存器组成，长度等于指令锁存器组成，长度等于指令的长度。的长度。IR可以连接在可以连接在TDI和和TDO的两端，经的两端，经TDI串行输入指令，并且送串行输入指令，并且送入锁存器，保存当前指令。入锁存器，保存当前指令。在这两部分中有个译码单元在这两部分中有个译码单元，负责识别当前指令。由于，负责识别当前指令。由于JTAG有有3个强制指令，所个强制指令，所以该寄存器的宽度至少为以该寄存器的宽度至少为2位位 相关指令相关指令EXTEST：外测试指令：外测试指令BYPASS：旁路指令：旁路指令SAMPLE/PRE

37、LOAD：采样：采样/预装指令预装指令除了上述必须的指令外，除了上述必须的指令外，JTAG还定义了部分可还定义了部分可选择的指令：选择的指令：INTEST、IDCODE、RUNBIST、CLAMP、HIGHZ。旁路寄存器旁路寄存器 标志寄存器标志寄存器 在一般的边界扫描设计中，都包含一个固化有该器件标在一般的边界扫描设计中，都包含一个固化有该器件标志的寄存器，它是一个志的寄存器，它是一个32位的标准寄存器，其内容有位的标准寄存器，其内容有关于该器件的版本号、器件型号、制造厂商等信息，用关于该器件的版本号、器件型号、制造厂商等信息，用途是在途是在PCB生产线上，可以检查生产线上，可以检查IC的型

38、号和版本，以的型号和版本，以便检修和替换便检修和替换 边界扫描测试策略边界扫描测试策略 利用边界扫描利用边界扫描IEEE 1149.1进行板级测试的策略进行板级测试的策略分以下分以下3步。步。根据根据IEEE 1149.1标准建立边界扫描的测试结构标准建立边界扫描的测试结构利用边界扫描测试结构，对被测部分之间的连接进利用边界扫描测试结构，对被测部分之间的连接进行矢量输入和响应分析。这是板级测试的主要环节行矢量输入和响应分析。这是板级测试的主要环节，也是边界扫描结构的主要应用。可以用来检测由，也是边界扫描结构的主要应用。可以用来检测由于电气、机械和温度导致的板级集成故障于电气、机械和温度导致的板

39、级集成故障对单个核心逻辑进行测试，可以初始化该逻辑并且对单个核心逻辑进行测试，可以初始化该逻辑并且利用其本身的测试结构。利用其本身的测试结构。相关工具相关工具工业界主要采用的边界扫描工具为工业界主要采用的边界扫描工具为Mentor的的BSDArchitect和和Synopsys的的BSD Compiler。该流程会生成。该流程会生成BSDL文件，该文件是文件，该文件是边界扫描测试描述文件，该文件内容包括引脚定义边界扫描测试描述文件，该文件内容包括引脚定义和边界扫描链的组成结构。一般的和边界扫描链的组成结构。一般的ATE可以识别该可以识别该文件，并自动生成相应的测试程序，完成芯片在板文件，并自动生成相应的