阻变型非易失性存储器单元电路结构设计与Spice仿真

1、    阻变型非易失性存储器单元电路结构设计与Spice仿真O引言随着微电子工艺进入45nm技术节点，基于传统浮栅MOSFET结构的FLASH存储器将遇到极为严重的挑战，相邻存储器件单元之间的交叉串扰(CrossTalk)变得显著而无法忽略。对此学术界和工业界主要从阻变型非易失性存储技术和纳米晶浮栅结构非易失性存储技术两方面对下一代非易失性存储器技术进行研究，在此设计了RRAM存储器单元结构并对其电路单元的延时和功耗进行仿真。1阻变型非易失性存储器单元电路结构设计基于阻变非易失性存储器O 引 言    随着微电子工艺进入45

2、 nm技术节点，基于传统浮栅MOSFET结构的FLASH存储器将遇到极为严重的挑战，相邻存储器件单元之间的交叉串扰(CrossTalk)变得显著而无法忽略。对此学术界和工业界主要从阻变型非易失性存储技术和纳米晶浮栅结构非易失性存储技术两方面对下一代非易失性存储器技术进行研究，在此设计了 RRAM存储器单元结构并对其电路单元的延时和功耗进行仿真。1 阻变型非易失性存储器单元电路结构设计    基于阻变非易失性存储器的1T1R(1 Transistorand 1RRAM Device)结构单元，如图1所示，将1个RRAM存储器件和1个MOS晶体管串联组成了1个有源结构

3、。在图1中，当PL端输入低电平GND，BL端输入高电平VDD时，如果WL端输入电平高于MOS管的阈值电压，则MOS管沟道导通，与MOS管串联的RRAM存储单元被访问，RRAM两端被施加了一个正向的电压降。如果该电压降大于RRAM器件SET过程的阻变阈值，则RRAM器件转变成低阻态，即完成了写“1”的过程。反之，当BL端输入低电平 GND，而PL端输入高电平VDD时，如果该电压降大于RRAM器件RESET过程的阻变阈值，则RRAM器件又变回高阻态，完成了写“O”的过程。当 WL端输入的电压不足以开启MOS管时，M0S管处相当于断开了，对应的RRAM器件不会被访问。2 lTlR结构RRAM单元电路

4、Spice仿真21 1T1R结构RRAM的I一V模型    阻变型非易失性存储RRAM器件在外加电压下的IV转变特性有两种情况，一种是双极性RRAM(Bipolar RRAM)，即电阻的转变发生在相反的电压极性上；另一种是单极性RRAM(Unipolar RRAM)，即电阻的转变发生在同一电压极性上。此外，还存在一种特殊的情况，就是正反极性的电压作用都可以使得RRAM的状态转变为相反状态，称为无极性RRAM(Nonpolar RRAM)，但在具体应用中主要考虑上述前两种类型。所以，图2分别给出了双极性RRAM和单极性RRAM的I一V模型。虽然通过实验可以得到单个R

5、RAM存储器件的擦写速度和功耗，但它与1T1R结构整个存储单元的速度和功耗存在很大不同，因为需要考虑MOS管可能引入的对存储单元速度和功耗性能的影响。22 RRAM单元电路延时特性的Spice仿真与分析    基于上面建立的双极型和单极型RRAM模型，针对图1所示的1T1R存储单元结构，使用Spice电路仿真软件对RRAM单元电路部分引起的延时特性进行了仿真。如图3所示，对于双极型RRAM存储器，SET过程比RESET过程明显慢得多。而且在SET过程中，器件的阻变阈值uT越大，写操作的速度成量级的变慢；在RESET过程中，随着器件的阻变阈值变大，写操作的速度变慢的趋势较缓和，并且趋于饱和。这可能是因为MOS管本身沟道传输的源漏不对称