数字电子技术基础教程第三章课件

1、一、组合逻辑电路的特点一、组合逻辑电路的特点= F0（I0、I1, In - - 1）= F1（I0、I1, In - - 1）= Fm-1（I0、I1, In - - 1）)( )(nntIFtY 1. 逻辑功能的特点逻辑功能的特点 电路在任何时刻的输出状态只取决于该时刻的输入电路在任何时刻的输出状态只取决于该时刻的输入 状态，而与原来的状态无关。状态，而与原来的状态无关。2. 电路结构特点电路结构特点(1) 输出、输入之间输出、输入之间没有反馈延迟没有反馈延迟电路电路(2) 不包含记忆性元件不包含记忆性元件( (触发器触发器) )，仅由，仅由门电路门电路构成构成I0I1In-1Y0Y1Ym

2、-1组合逻辑组合逻辑电路电路二、组合电路逻辑功能的表示方法二、组合电路逻辑功能的表示方法真值表，卡诺图，逻辑表达式，时间图真值表，卡诺图，逻辑表达式，时间图( (波形图波形图) )三、组合电路分类三、组合电路分类 按逻辑功能不同：按逻辑功能不同：加法器加法器 比较器比较器 编码器编码器 译码器译码器 数据选择器数据选择器和分配器和分配器 只读存储器只读存储器 按开关元件不同：按开关元件不同：CMOS TTL 按集成度不同：按集成度不同：SSI MSI LSI VLSI3. 1 组合电路的分析方法和设计方法组合电路的分析方法和设计方法3. 1. 1 组合电路的基本分析方法组合电路的基本分析方法一

3、、一、分析方法分析方法逻辑图逻辑图逻辑表达式逻辑表达式化简化简真值表真值表说明功能说明功能分析目的：分析目的： 确定输入变量不同取值时功能是否满足要求；确定输入变量不同取值时功能是否满足要求； 得到输出函数的标准与或表达式，以便用得到输出函数的标准与或表达式，以便用 MSI、 LSI 实现；实现； 得到其功能的逻辑描述，以便用于包括该电路的系得到其功能的逻辑描述，以便用于包括该电路的系 统分析。统分析。 变换电路的结构形式变换电路的结构形式( (如：如：与或与或 与非与非-与非与非)；二、二、分析举例分析举例 例例 分析图中所示电路的逻辑功能分析图中所示电路的逻辑功能CABCBABCAABCY

4、 CBAABC CBAABC 表达式表达式真值表真值表A B CY0 0 00 0 10 1 00 1 1A B CY1 0 01 0 11 1 01 1 111000000功能功能 判断输入信号极性是否相同的电路判断输入信号极性是否相同的电路 符合电路符合电路YABC&1 解解 例例 3. 1. 1 分析图中所示电路的逻辑功能，输入信号分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。是一组二进制代码。&ABCDY 解解 (1) 逐级写输出函数的逻辑表达式逐级写输出函数的逻辑表达式WXBABABAW CWCWCWX DXDXDXY 例例 3. 1. 1 分析

5、图中所示电路的逻辑功能，输入信号分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。是一组二进制代码。&ABCDYWX 解解 (2) 化简化简ABCCBACBACBACWCWX BABABABABAW YX DXDAB C DABC DA BCDABCD A B CDABCDABCDABCD 例例 3. 1. 1 分析图中所示电路的逻辑功能，输入信号分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。是一组二进制代码。(3) 列真值表列真值表A B C DA B C DYY0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0

6、10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11111111100000000(4) 功能说明：功能说明：当输入四位代码中当输入四位代码中 1 的个数为的个数为奇数奇数时输出时输出为为 1，为，为偶数偶数时输出为时输出为 0 检奇电路检奇电路。 解解 YX DXDAB C DABC DA BCDABCDA B CDABCDABCDABCD3.1.2 组合电路的基本设计方法组合电路的基本设计方法一、一、设计方法设计方法逻辑抽象逻辑抽象列真值表列真值表写表达式写表达式化简或变换化简或变换画逻辑图画逻辑图

7、逻辑抽象：逻辑抽象： 根据因果关系确定输入、输出变量根据因果关系确定输入、输出变量 状态赋值状态赋值 用用 0 和和 1 表示信号的不同状态表示信号的不同状态根据功能要求列出根据功能要求列出真值表真值表 根据所用元器件根据所用元器件( (分立元件分立元件 或或 集成芯片集成芯片) )的情况将的情况将函数式进行化简或变换。函数式进行化简或变换。化简或变换：化简或变换： 设定变量：设定变量：二、二、 设计举例设计举例 例例 3. 1. 2 设计一个表决电路，要求输出信号的电设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。平与三个输入信号中的多数电平一致。 解解 输入输入 A、B

8、、C ， 输出输出 Y 状态赋值：状态赋值：A、B、C = 0 表示表示 输入信号为低电平输入信号为低电平Y = 0 表示表示 输入信号中多数为低电平输入信号中多数为低电平(1) 逻辑抽象逻辑抽象A、B、C = 1 表示表示 输入信号为高电平输入信号为高电平Y = 1 表示表示 输入信号中多数为高电平输入信号中多数为高电平 例例 3. 1. 2 设计一个表决电路，要求输出信号的电设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。平与三个输入信号中的多数电平一致。 解解 (2) 列真值表列真值表(3)写输出表达式并化简写输出表达式并化简ABCCABCBABCAY CABCBAB

9、C ABACBC ABCY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111(4) 画逻辑图画逻辑图 用与门和或门实现用与门和或门实现ABACBCY ABYC&ABBC1&AC 用与非门实现用与非门实现 ABACBC &最简与或式最简与或式最简与非最简与非-与非式与非式ABACBCY ABACBC 例例 设计一个监视交通信号灯工作状态的逻辑电设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿灯只有一个亮，否则视路。正常情况下，红、黄、绿灯只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。为故障状态，

10、发出报警信号，提醒有关人员修理。 解解 (1)逻辑抽象逻辑抽象输入变量：输入变量：1 - 亮亮0 - 灭灭输出变量：输出变量：R（红红）Y（黄黄）G（绿绿）Z（有无故障有无故障）1 - 有有0 - 无无(2)列真值表列真值表R Y GZ0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 110010111(3)卡诺图化简卡诺图化简RYG0100 01 11 1011111YGRGRYGYRZ 例例 设计一个监视交通信号灯工作状态的逻辑电设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿只有一个亮，否则视为路。正常情况下，红、黄、绿只有一个亮，否则视为故障

11、状态，发出报警信号，提醒有关人员修理。故障状态，发出报警信号，提醒有关人员修理。 解解 YGRGRYGYRZ (4) 画逻辑图画逻辑图&1&111RGYZ3.2 加法器和数值比较器加法器和数值比较器3.2.1 加法器加法器一、半加器和全加器一、半加器和全加器1. 半加器半加器（Half Adder）半加：两个半加：两个 1 位二进制数相加不考虑低位进位。位二进制数相加不考虑低位进位。iiBA iiCS 0 00 11 01 10 01 01 00 1iiiiiBABAS iiiBAC 真真值值表表函数式函数式BA 半加规则：半加规则： Ai+Bi = Si (和和) Ci (进

12、位进位)输出包含输出包含两部分两部分逻逻辑辑图图曾曾用用符符号号国国标标符符号号半加器半加器（Half Adder）Si&AiBi=1CiCOSiAiBiCiHASiAiBiCiiiiiiBABAS iiiBAC 函函数数式式BA 2. 全加器全加器（Full Adder）两个两个 1 位二进制数相加，考虑低位进位。位二进制数相加，考虑低位进位。 Ai + Bi + Ci -1 ( 低位进位低位进位 ) = Si ( 和和 ) Ci ( 向高位进位向高位进位 )1 0 1 1 - A 1 1 1 0- B+- 低位进位低位进位100101111真真值值表表1-1-1-1- iiiiii

13、iiiiiiiCBACBACBACBAS 1111- - - - - iiiiiiiiiiiiiCBACBACBACBAC标准标准与或式与或式A B Ci-10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1SiCiA B Ci-1SiCi0 01 01 00 11 00 10 11 1- S高位进位高位进位卡诺图卡诺图全加器全加器（Full Adder）ABC0100 01 11 101111SiABC0100 01 11 101111Ci圈圈 “ 0 ”用用与或非门与或非门实实现现1111 - - - - - iiiiiiiiiiiiiCBACBACBACBA

14、S11- - - iiiiiiiCBCABAC1-1-1-1- iiiiiiiiiiiiiCBACBACBACBAS 11- - - iiiiiiiCBCABAC最简与或式最简与或式圈圈 “ 1 ”逻辑图逻辑图(a) 用用与门与门、或门或门和非门实现和非门实现曾用符号曾用符号国标符号国标符号COCISiAiBiCi-1CiFASiAiBiCi-1Ci&1111AiSiCiBiCi-11(b) 用用与或非门与或非门和和非门实非门实现现1111 - - - - - iiiiiiiiiiiiiCBACBACBACBAS11- - - iiiiiiiCBCABAC&1&1111

15、CiSiAiBiCi-1在在反函数最反函数最简与或式简与或式基基础上，直接础上，直接取反取反3. 集成全加器集成全加器TTL：74LS183CMOS：C661双全加器双全加器VCC 2Ai2Bi 2Ci-1 2Ci 2Si VCC 2A 2B 2CIn 2COn+1 2F1A1B 1CIn1FGND1Ai1Bi1Ci-11Si地地1Ci1 2 3 4 5 6 714 13 12 11 10 9 8VDD 2Ai2Bi 2Ci-1 1Ci 1Si 2Si 1Ci-1 2Ci 1Ai1Bi VSS 在一个器件中封装两个上面的逻辑电在一个器件中封装两个上面的逻辑电路，组成两个功能相同而又相互独立路，

16、组成两个功能相同而又相互独立的全加器。的全加器。既可单独使用，也可组成既可单独使用，也可组成2位串行加法器位串行加法器二、加法器二、加法器（Adder）实现多位二进制实现多位二进制数相加的电路数相加的电路1. 4 位串行进位加法器位串行进位加法器特点：特点：电路简单，连接方便电路简单，连接方便速度低速度低 = 4 tpdtpd 1位全加器的平均位全加器的平均 传输延迟时间传输延迟时间 01230123BBBBBAAAAA C0S0B0A0C0-1COS SCIC1S1B1A1COS SCIC2S2B2A2COS SCIC3S3B3A3COS SCI把四个全加器把四个全加器依次级联起来依次级联起

17、来最高位的运算，必须等到所有低位运算依次最高位的运算，必须等到所有低位运算依次结束，送来进位信号之后才能进行，因此其结束，送来进位信号之后才能进行，因此其运算速度受到限制。运算速度受到限制。2. 超前进位加法器超前进位加法器 作加法运算时，总进位信号由输入二进制数直接作加法运算时，总进位信号由输入二进制数直接产生。产生。00000-100-100000-1C = A B +A C+B C= A B +(A +B )C011111)(CBABAC 1000001111)()(- - CBABABABA特点特点优点：速度快优点：速度快缺点：电路比较复杂缺点：电路比较复杂1 )(- - iiiiii

18、CBABAC由四个全加器和相应由四个全加器和相应的进位逻辑电路组成的进位逻辑电路组成4位超前进位加法器位超前进位加法器第一位全加器的输第一位全加器的输入进位信号表达式入进位信号表达式逻辑结构示意图逻辑结构示意图集成芯片集成芯片CMOS：CC4008TTL：74283 74LS283超前进位电路超前进位电路 S3 S2 S1 S0C3A3B3A2B2A1B1A0B0C0-1CICICICI3. 2. 2 数值比较器数值比较器（Digital Comparator）一、一、1 位数值比较器位数值比较器0 00 11 01 10 1 00 0 11 0 00 1 0真真值值表表函数式函数式逻辑图逻辑

19、图 用用与非门与非门和和非门非门实现实现Ai Bi Li Gi MiLi( A B )Gi( A = B )Mi( A BL = 1A = BM = 1A 100= 100= 100=100=010 001= 001= 001= 1 0 0= 1 0 0= 1 0 0=1 0 0=0 1 0 0 0 1= 0 0 1= 0 0 1=0 0 1或者：或者：3323213210MMG MG G MG G G M3210GG G GGLMGMG逻辑图逻辑图 用用1 位数值比较器位数值比较器实现实现32103210GG G GGGGGGLMGMG3323213210332323210133232132

20、10()()()MMG MG G MG G G MMG MG G MG G G MM GMGGMGGGM&1&1&1&1&1&1&1 1&1&1&1 1 MLGA2A1B3A3B2B1B01 A04 位数值比较器位数值比较器3M3G2M2G1M1G0M0G1 位数值比较器位数值比较器AiMiBiAi BiAiBiLiGiAiBi&1&1&比比 较较 输输 入入级级 联联 输输 入入输输 出出A3B3A2B2A1B1A0B0AB FA B 001= 001= 001= 001=001001=0

21、10010=100100 100= 100 4 位集成数值比较器的真值表位集成数值比较器的真值表级联输入：级联输入：供扩展使用，一般接低位芯片的比较输出，即供扩展使用，一般接低位芯片的比较输出，即 接低位芯片的接低位芯片的 FA B 。集成数值比较器集成数值比较器扩展：扩展：级级联联输输入入 集成数值比较器集成数值比较器 74LS85 (TTL) 两片两片 4 位位数值比较器数值比较器74LS85 AB74LS85 ABVCC A3 B2 A2 A1 B1 A0 B0B3 AB FAB FA=B FAB地地1 2 3 4 5 6 7 816 15 14 13 12 11 10 97485 74

22、LS85比较输出比较输出1 8 位位数值比较器数值比较器低位比较结果低位比较结果高位比较结果高位比较结果 FAB FAB B7 A7 B6 A6 B5 A5 B4 A4 B3 A3 B2 A2 B1 A1 B0 A0 CMOS 芯片设置芯片设置 A B 只是为了电路对称，不起判断作用只是为了电路对称，不起判断作用B7 A7 B6 A6 B5 A5 B4 A4 FAB CC14585 ABB3 A3 B2 A2 B1 A1 B0 A0 FAB CC14585 AB 集成数值比较器集成数值比较器 CC14585(CMOS)扩展：扩展： 两片两片4 位位 8 位位VDDA3 B3 FAB FABA

23、BA=BA1VSS1 2 3 4 5 6 7 816 15 14 13 12 11 10 9CC14585 C6631低位比较结果低位比较结果高位比较结果高位比较结果13. 3 编码器和译码器编码器和译码器3. 3. 1 编码器编码器（Encoder）编码：编码：用文字、符号或者数字表示特定对象的过程用文字、符号或者数字表示特定对象的过程（用二进制代码表示不同事物）（用二进制代码表示不同事物）二进制编码器二进制编码器二二十进制编码器十进制编码器分类：分类：普通编码器普通编码器优先编码器优先编码器2nn104或或Y1I1Y2YmI2In代代码码输输出出信信息息输输入入编编 码码 器器 框框 图图

24、一、二进制编码器一、二进制编码器用用 n 位二进制代码对位二进制代码对 N = 2n 个信号进行编码的电路个信号进行编码的电路3 位二进制编码器位二进制编码器(8 线线- 3 线线)编码表编码表函函数数式式Y2 = I4 + I5 + I6 + I7Y1 = I2 + I3+ I6 + I7Y0 = I1 + I3+ I5 + I7输输入入输输出出 I0 I7 是一组互相排斥的输入变是一组互相排斥的输入变量，量，任何时刻只能有一个端输入有效任何时刻只能有一个端输入有效信号。信号。输输 入入输输 出出0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Y2 Y1 Y0

25、I0I1I2I3I4I5I6I73 位位二进制二进制编码器编码器I0I1I6I7Y2Y1Y0I2I4I5I38个需要编个需要编码的信号码的信号用来进行编用来进行编码的码的3位二位二进制代码进制代码函数式函数式逻辑图逻辑图 用用或门或门实现实现 用用与非门与非门实现实现76542IIIIY 76321IIIIY 75310IIIIY 7654IIII 7632IIII 7531IIII Y2 Y1 Y0111I7 I6 I5 I4 I3I2 I1I0 &Y2 Y1 Y14567IIII23II01II优先编码：优先编码： 允许几个信号同时输入，但只对优先级别最允许几个信号同时输入，但只对

26、优先级别最高高的进行编码。的进行编码。优先顺序：优先顺序：I7 I0编码表编码表输输 入入输输 出出 I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 0函数式函数式2. 3 位二进制优先编码器位二进制优先编码器45672IIIIY 245345671 IIIIIIIIY 12463465670 IIIIIIIIIIY 输入输入输出输出为原为原变

27、量变量逻逻辑辑图图输入输入输出输出为反为反变量变量Y2Y1Y0111&1111111111117I6I5I4I3I2I1I0I1112Y1Y0YI7I6I5I4I3I2I1I03.3.2 译码器译码器（Decoder）编码的逆过程，将二进制代码翻译为原来的含义编码的逆过程，将二进制代码翻译为原来的含义一、二进制译码器一、二进制译码器(Binary Decoder) 输入输入 n 位二位二进制代码进制代码如：如： 2 线线 4 线译码器线译码器 3 线线 8 线译码器线译码器4 线线 16 线译码器线译码器A0Y0A1An-1Y1Ym-1二进制二进制译码器译码器输出输出 m 个个信号信号

28、 m = 2n把二进制代码的各种状态，按其原意把二进制代码的各种状态，按其原意翻译成对应输出信号的电路翻译成对应输出信号的电路1. 3位二进制译码器位二进制译码器 ( 3 线线 8 线线)真值表真值表函数式函数式0127AAAY 0120AAAY 0121AAAY 0122AAAY 0123AAAY 0124AAAY 0125AAAY 0126AAAY A0Y0A1A2Y1Y73 位位二进制二进制译码器译码器012 AAA01234567 YYYYYYYY0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0

29、1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1输入是输入是3位二进制代码，输出是其状态译码位二进制代码，输出是其状态译码每一个输出信号就是输入变量的一个最小项，而每一个输出信号就是输入变量的一个最小项，而且译码器提供了输入变量的全部最小项且译码器提供了输入变量的全部最小项3 线线 - 8 线译码器逻辑图线译码器逻辑图000 输出低电平有效，由与非门构成输出低电平有效，由与非门构成11111101&Y7&Y6&Y5&

30、Y4&Y3&Y2&Y1&Y0A2A2A1A1A0A0111A2A1A0001111101110101011111101111101111100111110111011111111011011011111111011111113 线线 - 8 线译码器逻辑图线译码器逻辑图 由与门构成由与门构成工作原理：工作原理：&Y7&Y5&Y4&Y3&Y2&Y1&Y0A2A2A1A1A0A0111A2A1A0Y62. 集成集成 3 线线 8 线译码器线译码器 - 74LS138引脚排列图引脚排列图功能示意图功能示意图321

31、 SSS、输入选通控制端输入选通控制端1S 0321 SS或或芯片芯片禁止禁止工作工作0 1321 SSS且且芯片芯片正常正常工作工作VCC 地地1324567816 15 14 13 12 11 10974LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y7 74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 3. 二进制译码器的级联二进制译码器的级联 两片两片3 线线 8 线线4 线线-16 线线Y0Y7Y8Y157

32、4LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 高位高位Y7 A0 A1 A2 A3 74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 低位低位Y7 10工作工作禁止禁止有输出有输出无输出无输出 1禁止禁止工作工作无输出无输出有输出有输出0 78 15S整个级联电整个级联电路的使能端路的使能端三片三片 3 线线- 8 线线5 线线 - 24 线线34 AA（1）（）（2）（）（3）输输 出出工工 禁禁 禁禁70 YY禁禁 工工 禁禁158 YY禁禁 禁禁 工工2316 YY0 00 11 01 1禁

33、禁 禁禁 禁禁全为全为 174LS138 (1)Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y0Y7 Y774LS138 (3)Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y16Y7 Y2374LS138 (2)Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y8Y7 Y15A0A1A2A3A41功能特点：功能特点： 输出端提供了输入变量的全部最小项输出端提供了输入变量的全部最小项电路特点：电路特点： 与门与门( (原变量输出原变量输出) )与非门与非门( (反变量输出反变量输出

34、) )4. 二进制译码器的主要特点二进制译码器的主要特点二、二二、二-十进制译码器十进制译码器(Binary-Coded Decimal Decoder)将十进制数的二进制编码即将十进制数的二进制编码即 BCD 码翻译成对应的码翻译成对应的十个十个输出信号的电路。真值表、表达式及逻辑图见输出信号的电路。真值表、表达式及逻辑图见P180。集成集成 4 线线 10 线线译码器：译码器： 7442 74LS42三、显示译码器三、显示译码器在数字系统和装置中，经常要把文字、数字和符号在数字系统和装置中，经常要把文字、数字和符号等的二进制编码翻译成人们习惯的形式直观显示出等的二进制编码翻译成人们习惯的形

35、式直观显示出来。来。在实际工作中希望显示器和译码在实际工作中希望显示器和译码器配合使用，甚至直接利用译码器配合使用，甚至直接利用译码器驱动显示器，这种类型的译码器驱动显示器，这种类型的译码器就叫做器就叫做显示译码器显示译码器。常用的数码显示器有：常用的数码显示器有：半导体显半导体显示器示器LED和和液晶显示器液晶显示器LCD。共阳极共阳极每字段是一只每字段是一只发光二极管发光二极管LED数码显示器数码显示器aebcfgdabcdefgR+ 5 VYaA3A2A1A0+VCC+VCC显示显示译码器译码器共阳共阳YbYcYdYeYfYg0000000000100010010100111100100

36、1000110100010101100000110100110001001000100000 低电平低电平驱动驱动011100011111000000000010010000100以驱动七段发光二极管的以驱动七段发光二极管的二二-十进制译码器为例，说十进制译码器为例，说明显示译码器的设计过程明显示译码器的设计过程若输入是若输入是8421BCD码码输出是驱动七段发输出是驱动七段发光二极管显示字形光二极管显示字形的信号的信号YaYg3210 A AA A abcdefgYYYYYYY0 0 0 0 0 0 1 1 0 0 1 1 1 10 0 1 0 0 1 00 0 0 0 1 1 01 0 0

37、 1 1 0 00 1 0 0 1 0 00 1 0 0 0 0 00 0 0 1 1 1 10 0 0 00 0 0 1 0 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 00 0 0 0 1 0 0字形字形0123456789显示译码器真值表显示译码器真值表函数式函数式312020aYAAA AA A合并卡诺图中值为合并卡诺图中值为0的最小项，约束项当的最小项，约束项当0处理。处理。（用与或非门实现）（用与或非门实现）A3A2A1A00001111000 01 11 100100000100逻辑图见逻辑图

38、见P186共阴极共阴极abcdefgR+5 VYaA3A2A1A0+VCC显示显示译码器译码器共阴共阴YbYcYdYeYfYg 高电平高电平驱动驱动00001111110000100100110000110110100110100010101100111100010011111001011001110110111011111111000011111111111011aebcfgd集成显示译码器：集成显示译码器：共阳（共阳（OC输出，无上拉电阻、输出，无上拉电阻、0电平驱动）电平驱动） 74247、74LS247等；等；共阴（共阴（OC输出、有输出、有2K上拉电阻、上拉电阻、1电平驱动）电平驱动

39、）7448、74LS48、74248、 74LS248等；（等；（OC输出、无输出、无上拉电阻、上拉电阻、1电平驱动）电平驱动）7449、74LS249、74249等。等。数数据据传传输输方方式式0110发送发送0110并行传送并行传送0110串行传送串行传送并并- -串转换：串转换：数据选择器数据选择器串串- -并转换：并转换：数据分配器数据分配器3. 4 数据选择器和分配器数据选择器和分配器接收接收0110 在发送端和接收端不需要在发送端和接收端不需要数据数据 并并-串串 或或 串串-并并 转换装置，转换装置，但每位数据各占一条传输线，当但每位数据各占一条传输线，当传送数据位数增多时，成本

40、较高，传送数据位数增多时，成本较高，且很难实现。且很难实现。3. 4. 1 数据选择器数据选择器 ( Data Selector )能够从能够从多路多路数据输入中数据输入中选择一路选择一路作为输出的电路作为输出的电路一、一、4 选选 1 数据选择器数据选择器输输入入数数据据输输出出数数据据选择控制信号选择控制信号A0Y4选选1数据选择器数据选择器D0D3D1D2A11. 逻辑抽象逻辑抽象0 0 0 1 1 0 1 1 D0D1D2D3D0 0 0D0D A1 A0 真值表真值表D1 0 1D2 1 0D3 1 1Y D1D2D32. 逻辑表达式逻辑表达式 013012011010AADAADA

41、ADAADY 选择控制信选择控制信号决定了是号决定了是哪一路信号哪一路信号一、一、4 选选 1 数据选择器数据选择器2. 逻辑表达式逻辑表达式 013012011010AADAADAADAADY 3. 逻辑图逻辑图33221100 DmDmDmDm 1&11YA11A0D0D1D2D30 0 0 1 1 0 1 1 = D0= D1= D2= D3A1A0也叫也叫地址码地址码或或地地址控制信号址控制信号，随，随A1A0取值不同，与或门中取值不同，与或门中不同的与门打开。只不同的与门打开。只有加在打开与门输入有加在打开与门输入端的数据才能传送到端的数据才能传送到输出端。输出端。 二、集成

42、数据选择器（二、集成数据选择器（7415174151和和7415374153）1. 8 选选 1 数据选择器数据选择器74151 74LS151 74251 74LS251引引脚脚排排列列图图功功能能示示意意图图选通控制端选通控制端 SVCC 地地1324567816 15 14 13 12 11 10 974LS151D4 D5 D6 D7 A0 A1 A2 D3 D2 D1 D0 Y Y SMUXD7A2D0A0A1SYY禁止禁止使能使能1 0 0 0 0D0 D0 D1 D1 D2 D2 D3 D3 D4 D4 D5 D5 D6 D6 D7 D7 0 0 10 1 00 1 11 0 0

43、1 0 11 1 01 1 11 0 A2 A0 地址端地址端D7 D0 数据输入端数据输入端数据输出端数据输出端、 YY1 0 YY012701210120AAADAAADAAADY ，选择器被禁止，选择器被禁止时时当当 1 S），选择器被选中（使能，选择器被选中（使能时时当当 0 S2. 集成数据选择器的扩展集成数据选择器的扩展两片两片 8 选选 1（74151）16 选选 1数据选择器数据选择器A2 A1 A0 A3 D15 D81Y1S74151 (2)D7A2D0ENA0A1YY2D7 D074151 (1)D7A2D0ENA0A1SYY1低位低位高位高位0 禁止禁止使能使能0 70

44、 D0 D7 D0 D7 1 使能使能禁止禁止D8 D15 0 D8 D15 8 150 四片四片 8 选选 1（74151）32 选选 1 数据选择器数据选择器1/2 74LS139SA4A3A2A1A0&Y方法方法 1： 74LS139 双双 2 线线 - 4 线译码器线译码器74151 (4)D7A2D0ENA0A1S4Y374151 (1)D7A2D0ENA0A1D0S1Y074151 (2)D7A2D0ENA0A1S2Y174151 (3)D7A2D0ENA0A1S3Y2D7D8D15D16D23D24D311 1 1 1 1 0 7禁止禁止 禁止禁止 禁止禁止 禁止禁止 0

45、 0 01 1 1 0 禁止禁止 禁止禁止 禁止禁止 使能使能 0 1禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 禁止禁止 1 01 1D0 D7 D8 D15 D16 D23 D24 D311 1 0 1 1 0 1 1 0 1 1 1 3. 4. 2 数据分配器数据分配器 ( Data Demultiplexer )将将 1 路路输入数据，根据需要分别传送到输入数据，根据需要分别传送到 m 个个输出端，输出端，逻辑功能正好与数据选择器相反。逻辑功能正好与数据选择器相反。输入输入数据数据数据输出数据输出选择控制信号选择控制信号

46、DA01 路路-4 路路数据分配器数据分配器Y0YmY1:AnA1:在在m个输出端中选个输出端中选1个，供数据输出用，称为个，供数据输出用，称为1路路m路数据分配器。路数据分配器。两者的输入选择两者的输入选择控制信号个数都控制信号个数都是是n，且，且m与与n的的关系是：关系是：nm2一、一、1 路路- 4 路数据分配器路数据分配器数据数据输入输入数据输出数据输出选择控制选择控制0 00 11 01 11A0A3210 YYYYD 0 0 00 D 0 00 0 D 00 0 0 D01AAD 01AAD 01AAD 01AAD &Y0&Y1&Y2&Y31A11A

47、0DDA01 路路-4 路路数据分配器数据分配器Y0Y3Y1Y2A1真真值值表表函函数数式式逻辑图逻辑图3 线线 - 8 线译码器线译码器&Y0&Y1&Y2&Y31A11A0D数据分配器数据分配器数据输数据输入端入端选择信号选择信号控制端控制端输入的二进制代码输入的二进制代码数据分配器就是带选通控制端数据分配器就是带选通控制端的二进制集成译码器。的二进制集成译码器。选通控选通控制端制端74LS139是集成是集成2线线-4线译码器也线译码器也是集成是集成1路路-4路数据分配器；路数据分配器；74LS138是集成是集成3线线-8线译码器也线译码器也是集成是集成1路路

48、-8路数据分配器，而且路数据分配器，而且型号也相同。型号也相同。二、集成数据分配器二、集成数据分配器&Y7&Y5&Y4&Y3&Y2&Y1&Y0A2A2A1A1A0A0111A2A1A0Y63. 5 用用 MSI 实现组合逻辑函数实现组合逻辑函数3. 5. 1 用数据选择器实现组合逻辑函数用数据选择器实现组合逻辑函数一、基本原理和步骤一、基本原理和步骤1. 原理：原理：数据选择器输出为标准与或式，含地址变数据选择器输出为标准与或式，含地址变量的全部最小项。例如量的全部最小项。例如 而任何组合逻辑函数都可以表示成为最小项之和而任何组合逻辑函数

49、都可以表示成为最小项之和的形式，故可用数据选择器实现。的形式，故可用数据选择器实现。013012011010AADAADAADAADY 01270120AAADAAADY 4 选选 18 选选 12. 基本步骤基本步骤(1) 根据根据 n = k - 1 确定数据选择器的规模和型号确定数据选择器的规模和型号(n 选择器选择器地址码地址码，k 函数的函数的变量个数变量个数)(2) 写出函数的写出函数的标准与或式标准与或式和选择器和选择器输出信号表达式输出信号表达式(3) 对照比较确定选择器各个输入变量的表达式对照比较确定选择器各个输入变量的表达式 (4) 根据采用的根据采用的数据选择器数据选择器

50、和和求出的表达式求出的表达式画出连画出连线图。线图。二、应用举例二、应用举例 例例 3.5.1 用数据选择器实现函数用数据选择器实现函数 解解 (2) 标准与或式标准与或式ABCCABCBABCAF ACBCABF (1) n = k - -1 = 3 - -1 = 2 可用可用 4 选选 1 数据选择器数据选择器 74LS153数据选择器数据选择器100101102103YA A DA A DA A DA A D(3) 确定输入变量和地址码的对应关系确定输入变量和地址码的对应关系令令 A1 = A, A0 = B0()01FAB CAB CAB CABCABABCABCAB CCABABCA

51、BCAB则则 D0 = 0 D1 =D2 = C D3 = 1方法一：方法一：FA BY1/2 74LS153D3D2D1D0A1A0ST1C(4) 画连线图画连线图令令 A1 = B, A0 = C0()01FABCABCABCABCB CAB CABCABCAB CB CAB CABC AAB CB CAB CABC则则 D0 = 0 D1 =D2 = A D3 = 1方法二：方法二：B CY1/2 74LS153D3D2D1D0A1A0ST1A画连线图画连线图100101102103YA A DA A DA A DA A D结论：灵活运用数据选择器，一结论：灵活运用数据选择器，一般的单输

52、出信号的组合逻辑问题般的单输出信号的组合逻辑问题都能实现。都能实现。例例 用数据选择器实现函数用数据选择器实现函数 mZ148,9,10,12,3,4,5,6,7, 解解 (2) 函数函数 Z 的标准与或式的标准与或式DABCDCABDCBADCBADCBA BCDADBCADCBADCBACDBAZ 8 选选 1012701210120AAADAAADAAADY (3) 确定输入变量和地址码的对应关系确定输入变量和地址码的对应关系(1) n = k-1 = 4-1 = 3 用用 8 选选 1 数据选择器数据选择器 74LS151 11 1 ZA BCDABCABCAB CABCDABC DA

53、BCD 若令若令 A2 = A, A1= B, A0= C(4) 画连线图画连线图则则D2=D3 =D4 =1D0= 0D1=DDDDD 765ZA B C1DD1Y 74LS151D7D6D5D4D3D2D1D0A2A1A0SDmDmDmmmmDmZ 7654321 11100 m 11 1 ZA BCDABCABCAB CABCDABC DABCD 0210121072100011223344556677YD A A AD A A AD A A AD mD mD mD mD mD mD mD m3. 5. 2 用二进制译码器实现组合逻辑函数用二进制译码器实现组合逻辑函数一、基本原理与步骤一

54、、基本原理与步骤1. 基本原理：基本原理：二进制译码器又叫变量译码器或最小项二进制译码器又叫变量译码器或最小项译码器译码器,它的它的输出端提供了其输入变量的输出端提供了其输入变量的全部最小项全部最小项。0127AAAY 0120AAAY 0121AAAY 0, 1321 SSS0m 1m 7m 任何一个函数都可以任何一个函数都可以写成最小项之和的形式写成最小项之和的形式74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 2. 基本步骤基本步骤(1) 选择集成二

55、进制译码器选择集成二进制译码器(2) 写函数的标准与非写函数的标准与非-与非式与非式(3) 确认变量和输入关系确认变量和输入关系例例 用集成译码器实现函数用集成译码器实现函数ACBCABZ (1) 三个输入变量，三个输入变量，选选 3 线线 8 线译码器线译码器 74LS138(2) 函数的标准与非函数的标准与非-与非式与非式CBABCACABABCZ 7635mmmm7653mmmm (4) 画连线图画连线图 解解 二、应用举例二、应用举例(4) 画连线图画连线图(3) 确认变量和输入关系确认变量和输入关系CABAAA 012 令令7653YYYYZ 解解 CBABCACABABCZ 765

56、3mmmm 则则74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA &ZABC1在输出端需增加一个与非门在输出端需增加一个与非门 例例 用集成译码器实现函数用集成译码器实现函数ACBCABZ 选选 3 线线 8 线译码器线译码器 74LS138例例 3. 5. 2 试用集成译码器设计一个全加器。试用集成译码器设计一个全加器。(1) 选择译码器：选择译码器： 解解 COCISiAiBiCi-1Ci全加器的符号如图所示全加器的符号如图所示选选 3 线线 8 线译码器线译码器 74LS138(2) 写出函数的标准与非写出函数的标准与非-与非

57、式与非式1-1-1-1- iiiiiiiiiiiiiCBACBACBACBAS 7421mmmm 7421mmmm 11- - - iiiiiiiCBCABAC1111- - - - - iiiiiiiiiiiiCBACBACBACBA7653mmmm 7653mmmm 例例 3. 5. 2 试用集成译码器设计一个全加器。试用集成译码器设计一个全加器。 解解 COCISiAiBiCi-1Ci(2) 函数的标准与非函数的标准与非-与非式与非式选选 3 线线 8 线译码器线译码器 74LS13874LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA

58、17421mmmmSi 7653mmmmCi (3) 确认表达式确认表达式1012 - - iiiCABAAAAiBiCi-17421YYYYSi 7653YYYYCi (4) 画连线图画连线图&Ci&Si3.6 只读存储器只读存储器（ROM）分类分类掩模掩模 ROM可编程可编程 ROM（PROM Programmable ROM）可擦除可编程可擦除可编程 ROM（EPROM Erasable PROM）说明说明: :掩模掩模 ROMPROM生产过程中在掩模板控制下写入，内容固定，生产过程中在掩模板控制下写入，内容固定，不能更改不能更改内容可由用户编好后写入，一经写入不能更改内

59、容可由用户编好后写入，一经写入不能更改一次性可编程一次性可编程ROMEPROM存储数据可以更改，但改写麻烦，工作时只读存储数据可以更改，但改写麻烦，工作时只读EEPROM 或或 E2PROM电擦除（几十毫秒）电擦除（几十毫秒）工作时其内容只能读出。按数据写入方式不同分为：工作时其内容只能读出。按数据写入方式不同分为：紫外光擦除（约二十分钟）紫外光擦除（约二十分钟）3.6.1 ROM 的结构和工作原理的结构和工作原理1. 基本输入输出结构基本输入输出结构一、一、ROM 的结构示意图的结构示意图地址输入地址输入数据输出数据输出01 AAn- - n 位地址位地址01 DDb- - b b 位数据位

60、数据A0A1An-1D0D1Db-1D0D1Db-1A0A1An-12nb ROM最最高高位位最最低低位位2. 内部结构示意图内部结构示意图2 2n n个存储单元个存储单元数据输出数据输出字字线线位线位线地址译码器地址译码器ROM 存储容量存储容量 = 字线数字线数 位线数位线数 = 2n b（位）（位）地地址址输输入入0单元单元1单元单元i 单元单元2n-1单元单元D0D1Db-1A0A1An-1W0W1WiW2n-12n个输出信号，可看个输出信号，可看成一个个具体地址成一个个具体地址每个地址中存储二进每个地址中存储二进制数据是制数据是Db-1Db-2D0,由地址码确定哪个存由地址码确定哪个存储单元中的内容会出储单元中的内容会出现在输出端。现在输出端。3. 逻辑结构示意图逻辑结构示意图(1) 中、大规模集成电路中逻辑图简化画法的约定中、大规模集成电路中逻辑图简化画法的约定连上且为硬连接，不能通过编程改变连上且为硬连接，不能通过编程改变编程连接，可以通过编程将其断开编程连接，可以通过编程将其断开断开断开DBAY A BDCABDY&CBAY ABCY1与门与门或门或门 竖线为一组输入信号，用与横线相交叉的点的状态表竖线为一组输入信